CMOS電路IDDQ測(cè)試電路設(shè)計(jì)

2．2 工作模式
測(cè)試電路工作于兩種模式：正常工作模式和測(cè)試模式。電路使能端E作為管子T0的輸入，用來(lái)控制測(cè)試電路與被測(cè)電路的連接和斷開(kāi)，即測(cè)試電路的工作模式。
在正常工作模式下(E=1)，T0導(dǎo)通，IDDQ經(jīng)T0管到地，測(cè)試電路與被測(cè)電路斷開(kāi)，被測(cè)電路不會(huì)受到測(cè)試電路的影響。
在測(cè)試模式下(E=0)，T0管截止，被測(cè)電路的靜態(tài)電流IDDQ與參考電流IREF比較，如果靜態(tài)電流比參考電流大，則電流差分放大電路計(jì)算出差值，反向器的輸出即測(cè)試輸出為高電平(邏輯1)，表明被測(cè)電路存在缺陷。若靜態(tài)電流比參考電流小，反向器輸出即測(cè)試輸出為低電平(邏輯0)，表明被測(cè)電路無(wú)缺陷。
2．3 不足與改進(jìn)
因?yàn)闇y(cè)試電路加在被測(cè)電路與地之間，所以會(huì)導(dǎo)致被測(cè)電路的性能有所下降。為了消除這種影響，另外加上控制端X。在正常工作模式情況下，X端接地，測(cè)試電路與被測(cè)電路分離，測(cè)試電路對(duì)被測(cè)電路無(wú)任何影響。在測(cè)試模式下，X端懸空，E端接地，T0管截止，測(cè)試電路進(jìn)行測(cè)試。
在測(cè)試模式下，X端懸空，E端接低電平，若電路有缺陷，測(cè)試輸出為高電平。但是被測(cè)電路輸入跳變時(shí)，被測(cè)電路無(wú)缺陷，也會(huì)產(chǎn)生一較大的動(dòng)態(tài)峰值電流IDDQ。為了避免出現(xiàn)誤判斷，在此種情況下，測(cè)試電路應(yīng)輸出為低電平。所以在被測(cè)試電路輸入變化后，必須在瞬態(tài)電流達(dá)到穩(wěn)定時(shí)才可進(jìn)行IDDQ測(cè)試。

3 結(jié)語(yǔ)
本文所設(shè)計(jì)的IDDQ測(cè)試電路由一個(gè)電流差分放大電路、電流源、反相器組成。在正常工作模式下，測(cè)試電路與被測(cè)電路斷開(kāi)；在測(cè)試模式下，電流差分放大電路計(jì)算出被測(cè)電路電流與參考電流的差，反相器輸出是否有缺陷的高低電平信號(hào)。測(cè)試電路用了7個(gè)管子和1個(gè)反相器，占用面積小，用Pspice進(jìn)行了晶體管級(jí)模擬，結(jié)果證明了其有效性。IDDQ測(cè)試的缺點(diǎn)是隨著特征尺寸的縮小，每個(gè)晶體管閾值漏電流的增加，電路設(shè)計(jì)中門(mén)數(shù)的增加，電路總的泄漏電流也在增加，這樣分辨間距會(huì)大大縮小，當(dāng)出再重疊時(shí)就很難進(jìn)行有效的故障檢測(cè)和隔離。但盡管如此，由于IDDQ測(cè)試電路的簡(jiǎn)易性非常突出，所以它仍然是目前可測(cè)性測(cè)試技術(shù)的研究熱點(diǎn)。