Delta-Sigma A／D轉(zhuǎn)換器原理及其PSpice仿真

摘要：為了深入理解Delta-Sigma A／D轉(zhuǎn)換器的工作原理，合理地使用這類A／D轉(zhuǎn)換器產(chǎn)品，或者用FPGA實現(xiàn)自己的Delta-Sigma A／D轉(zhuǎn)換器設(shè)計。采用PSpice仿真軟件進行模擬仿真的方法，對不同幅度的輸入信號進行了一階Delta-Sigma A／D轉(zhuǎn)換器仿真實驗，獲得了與理論相一致的結(jié)果。通過對元件的參數(shù)掃描仿真為實際電路設(shè)計中元件的選擇提供了實驗依據(jù)。仿真實驗過程完整，易于重復(fù)，與純數(shù)學(xué)推導(dǎo)相比，仿真具有直觀的特點。
關(guān)鍵詞：Delta-Sigma；A／D轉(zhuǎn)換器；過采樣；PSpice仿真

0 引言
Delta-Sigma A／D轉(zhuǎn)換器具有高分辨率、高集成度、成本低和使用方便的特點，近年來，因數(shù)字化產(chǎn)品對高分辨率A／D，D／A轉(zhuǎn)換器需求的激增而得到廣泛地應(yīng)用。Delta-Sigma A／D轉(zhuǎn)換器的構(gòu)想出現(xiàn)已有很多年了，早期因受集成電路制造技術(shù)的限制，未在產(chǎn)品中廣泛使用，隨著集成電路制造成本不斷降低，該技術(shù)的應(yīng)用漸多，目前已成為高精度ADC的主流技術(shù)。隨著該技術(shù)的趨熱，有更多人想了解其工作原理，但目前國內(nèi)的教材對其涉及還不多，期刊論文多側(cè)重數(shù)學(xué)演繹，文獻中未見有詳盡的仿真實例。
除了制造專用ADC，該技術(shù)還易于用FPGA實現(xiàn)，邏輯電路可以完全集成在FPGA內(nèi)部，只需要很少的外圍元件，就可以用FPGA直接進行混合信號處理。由于FPGA可擴展和可重配置的特性，特別適合產(chǎn)品研發(fā)和小規(guī)模生產(chǎn)的場合，另外用FPGA在單一芯片上實現(xiàn)多路Sigma-Delta A ／D轉(zhuǎn)換也很容易。
Delta-Sigma有時稱其為Sigma-Delta，或∑-△。

1 Delta-Sigma A／D轉(zhuǎn)換器原理
在△-∑A／D轉(zhuǎn)換器中，模擬輸入電壓信號被連接到一個積分器的輸入端。在輸出端對應(yīng)輸入大小產(chǎn)生一個電壓變化率，或者斜坡。然后用比較器將該斜坡電壓與地電位(0V)進行比較。比較器的行為就像1位A／D轉(zhuǎn)換器，根據(jù)積分器的輸出是正或負產(chǎn)生1位的輸出(“高”或“低”)。比較器的輸出通過一個以很高頻率時鐘驅(qū)動的D觸發(fā)器被鎖存，并且反饋到積分器的另一個輸入通道，向0V方向趨勢驅(qū)動積分器。基本電路如圖1所示。

在圖1中，最左邊的運放是積分器。積分器饋入的下一個運放是比較器，或1位A／D轉(zhuǎn)換器。接下來是D觸發(fā)器，在每個時鐘脈沖鎖存比較器的輸出，發(fā)送“高”或“低”信號到電路頂部的下一個比較器。最后這個比較器用于轉(zhuǎn)換信號極性，將觸發(fā)器的0 V／5 V邏輯電平輸出轉(zhuǎn)換到V+／V-電壓信號再反饋到積分器。
如果積分器輸出是正，第一次比較器將輸出一個“高”信號給觸發(fā)器的D輸入。在下一個時鐘脈沖，“高”信號將從Q線輸出到最后一個比較器的放大器輸入。最上面的那個比較器將看見一個輸入電壓大于+1／2 V的閾值電壓，它向正方向飽和，發(fā)送一個滿V+信號到積分器的另一個輸入端。這個V+反饋信號向負方向驅(qū)動積分器輸出。如果輸出電壓一直為負，反饋環(huán)將發(fā)送一個矯正信號(V-)回到積分器的頂部輸入，向正方向驅(qū)動它。這就是△-∑行為的概念：第一個比較器感知在積分器輸出和0 V電壓之間的差(△)，積分器求模擬輸入信號與最上面比較器輸出的和(∑)。

2 PSpice仿真
通過PSpice仿真模擬實驗，可以更容易和更清楚地理解△-∑A／D轉(zhuǎn)換器的工作原理。下面采用PSpiee仿真△-∑A／D轉(zhuǎn)換器。本文使用CaptLire CIS Lite Edition 9．2繪制電路圖，用PSpice Lite Version 9．2進行仿真。