Delta-Sigma A／D轉換器原理及其PSpice仿真
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圖5是∑-△轉換器以0 V模擬輸入運行的仿真圖。本文引用地址：http://butianyuan.cn/article/178365.htm
圖5中，方波是D觸發(fā)器輸出的串行比特流，幅度較大的三角波是積分器的輸出波形。仿真配置文件設置如圖6所示。
2．3 輸入信號電壓幅度不為0 V的情況
如果施加一個小的負模擬輸入電壓，積分器將有一個向負方向傾斜它的輸出的趨勢。反饋只能以一個固定的電壓(電源電壓)在一定的時間內校正積分器的傾斜，這樣觸發(fā)器的比特流輸出將和前面不完全相同。圖7是∑-△轉換器以小負模擬輸入運行的示意圖。
施加一個較大的負模擬輸入信號到積分器，它的輸出向正方向傾斜的更陡。這樣，反饋系統(tǒng)將輸出比以前更多的1，以帶領積分器輸出回到0 V。圖8為∑-△轉換器以較大負模擬輸入運行的示意圖。
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