具有多個電壓軌的FPGA和DSP電源設計實例
不論依賴于傳統(tǒng)PWM轉(zhuǎn)換器的環(huán)路帶寬還是依賴于磁滯轉(zhuǎn)換器的固定的開關(guān)時間,所有POL直流/直流轉(zhuǎn)換器都有有限的暫態(tài)響應時間。圖8顯示了低電流線性穩(wěn)壓器對輸出負載電流變化(如一行引起DSP完成復雜運算的代碼)的響應。
使用低ESR和低ESL(等效串聯(lián)電感)的輸出電容有助于減小暫態(tài)下垂。然而,為了幫助該轉(zhuǎn)換器應付階躍暫態(tài),幾乎總需要在該電源軌的輸出端另外附加電容,并需要增加局部旁路電容。圖9顯示了負載階躍暫態(tài)過程的傳播和由解耦網(wǎng)絡產(chǎn)生的抑制作用。不同容量的電容抑制不同頻率的負載階躍暫態(tài)成分,以至于POL轉(zhuǎn)換器(從根本上說,其輸入電源)被迫只能小幅度支持該階躍負載的低頻成分。例如,如果FPGA或DSP產(chǎn)生1000 A/μs的負載階躍,由于解耦網(wǎng)絡對該暫態(tài)的抑制作用,該轉(zhuǎn)換器被迫只能對1A/μs的暫態(tài)做出反應。
小電容(在幾皮法到1μF的范圍)處理負載階躍的高頻成分。1到22 μF的電容處理中頻成分,從47到1000μF的低ESR大容量電容處理低頻成分。優(yōu)化解耦網(wǎng)絡(即把所增加的電容量降到最小)的常見方法是目標阻抗方法,參考文獻4全面介紹了該方法。該方法要求設計者知道被供電器件的負載階躍暫態(tài)的最壞情況(如在0.5 μs從200mA上升到2.2A或4A/μs階躍的持續(xù)時間為10μs)并對POL轉(zhuǎn)換器的暫態(tài)響應能力有所了解。
如果POL轉(zhuǎn)換器的位置遠離被供電的數(shù)字IC和/或板布局要求電源軌使用窄的箔線和/或小的過孔連接到負載,則需要為如圖9所示的模型提供板電阻和電感的近似值。
對大多數(shù)FPGA和DSP應用來說,負載階躍暫態(tài)的最壞情況大多是未知的,因而,使用經(jīng)驗法則來設計解耦網(wǎng)絡更為簡單一些。例如,常常根據(jù)數(shù)字IC所使用的電源引腳總數(shù)(或根據(jù)每個部分所使用的電源引腳數(shù))按某個比例來放置各類電容(高、中、低頻)。這種解耦網(wǎng)絡設計方法是有效的,但趨向于過設計,沒有充分利用線性穩(wěn)壓器的或開關(guān)轉(zhuǎn)換器的暫態(tài)響應能力并因加入了額外的電容而占用較大的板空間。
可以采用經(jīng)驗法則相互獨立地完成解耦網(wǎng)絡和POL轉(zhuǎn)換器的設計。但這種方法存在一個風險,POL轉(zhuǎn)換器可能會因為解耦網(wǎng)絡的附加電容而變得不穩(wěn)定,因而需要對該轉(zhuǎn)換器在輸出端的總電容進行補償。TI公司在power.ti.com/swift網(wǎng)址提供的參考文件和設計軟件可以對轉(zhuǎn)換器的設計和補償提供幫助。人為地把一個負載階躍暫態(tài)加到轉(zhuǎn)換器的輸出端并觀察因該轉(zhuǎn)換器響應該暫態(tài)而產(chǎn)生的輸出電壓振鈴(振蕩)是另一種確定轉(zhuǎn)換器穩(wěn)定性的方式。作為一個經(jīng)驗法則,如果該轉(zhuǎn)換器在進入穩(wěn)態(tài)之前振蕩三次以上,則認為系統(tǒng)瀕臨不穩(wěn)定(欠阻尼)。如果響應較慢且沒有振鈴或超調(diào),則可認為系統(tǒng)是非常穩(wěn)定的(過阻尼)。
PC處理器可以發(fā)生多個在1000A/μs的范圍內(nèi)的負載階躍暫態(tài),所以既需要保證POL轉(zhuǎn)換器的暫態(tài)過程短也需要較大的解耦網(wǎng)絡。為降低解耦網(wǎng)絡的成本并減小它所使用的板空間,PC母板制造商現(xiàn)在使用目標阻抗方法(或類似方法)來減少電容的數(shù)量和充分利用直流/直流轉(zhuǎn)換器的暫態(tài)能力。與PC處理器相比,目前單獨的FPGA和DSP應用的功率和開關(guān)速度均較低。所以,除非FPGA或DSP產(chǎn)生類似于PC處理器的負載階躍或解耦網(wǎng)絡的尺寸太大或成本太高,確定解耦網(wǎng)絡尺寸的經(jīng)驗法則是在設計的最優(yōu)度和快速上市之間進行合理的折衷。
本文小結(jié)
對于多軌應用,要在線性穩(wěn)壓器和各種類型的開關(guān)轉(zhuǎn)換器之間做出合適的選擇,不僅需要綜合考慮尺寸、效率和成本,也必須考慮通電順序和啟動電流管理等問題。另外,為了在負載階躍暫態(tài)過程中保持調(diào)節(jié),轉(zhuǎn)換器很可能需要借助于解耦電容。
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