用電容實現LVDS連接交流耦合的設計分析

LVDS(低壓差分信號)是物理層數據接口標準，由TIA/EIA-64和IEEE 1596.3標準定義，主要為在平衡阻抗可控的100Ω介質上實現高速、低功耗和低噪聲點對點通信而設計。與其它差分信號標準一樣，LVDS由于消除了電磁輻射，它比單端信號輻射的噪聲要低得多。同時外部噪聲作為共模信號耦合到兩條線上，被作為共模信號抑制掉，因此它的抗噪聲能力比單端信號要強得多。另外，LVDS驅動器的輸出采用電流驅動方式，與其它差分信號標準中電壓驅動相比較，它減少了地線回流，消除了浪涌電流。降低電壓擺幅(只有±350mV， PECL是±800mV，RS-422是2V)使LVDS能達到與PECL(>800Mbps)等同的數據速率，而功耗只有PECL的十分之一。

LVDS的高速、低功耗和低噪聲特性使其成為電信和網絡設備的背板互連、3G蜂窩電話基站中機架內部的互連、數字視頻接口等應用的理想選擇。除上述優(yōu)點外，LVDS串行器和解串器(圖1)還為系統(tǒng)設計節(jié)省了大量的空間和金錢。采用這種方案可以把互連密度降低5倍，在3G及其它具有大量板卡的通信應用中，節(jié)省大量的空間和費用。

使用電容實現LVDS數據連接的交流耦合有很多益處，比如電平轉換、去除共模誤差以及避免輸入電壓故障的發(fā)生。本文不僅介紹了電容的適當選型，也為和終端拓撲提供指導，同時也討論了共模故障分析的問題。

LVDS邏輯輸入是眾多現有邏輯標準的一種。只要信號源可以為LVDS輸入提供足夠的幅度，典型值為差分100mV Vp-p，采用交流耦合就可以提供所需的電平轉換。圖2描述了一個負壓ECL邏輯經交流耦合后將信號轉換到LVDS邏輯的電路圖。

優(yōu)化共模電壓

交流耦合LVDS的另外一個優(yōu)點是允許接收IC設置其最優(yōu)的共模電壓。圖3展示了一個典型的LVDS輸入電路。一個通常為1.2V的內部參考電壓為兩個高阻端接電阻提供偏置。如果輸入是交流耦合，接收IC可以將允許共模電壓設置為內部的偏置電平。

過壓保護

LVDS信號在汽車電子的串行解串器(SerDes)鏈路中總是采用交流耦合，因為這種配置可以防止汽車電池短路。對于任何通過電源配線槽的信號線，一個基本要求是必須能夠忍受與電池電壓短路而不損壞。采用交流耦合的LVDS鏈路，當耦合電容充電到電池電壓時，僅僅會有一個短暫的大電流脈沖。電流的幅度峰值是短路時實際阻抗的函數。電流毛刺的持續(xù)時間是耦合電容以及LVDS輸入輸出保護結構的函數。雖然 SerDes鏈路在短路時并不工作，但當短路故障解除后可恢復工作。

圖1：串行器-解串器典型應用電路。