高速電路設(shè)計(jì)中信號(hào)完整性分析

由于系統(tǒng)時(shí)鐘頻率和上升時(shí)間的增長(zhǎng)，信號(hào)完整性設(shè)計(jì)變得越來(lái)越重要。不幸的是，絕大多數(shù)數(shù)字電路設(shè)計(jì)者并沒(méi)意識(shí)到信號(hào)完整性問(wèn)題的重要性，或者是直到設(shè)計(jì)的最后階段才初步認(rèn)識(shí)到。

本篇介紹了高速數(shù)字硬件電路設(shè)計(jì)中信號(hào)完整性在通常設(shè)計(jì)的影響。這包括特征阻抗控制、終端匹配、電源和地平面、信號(hào)布線和串?dāng)_等問(wèn)題。掌握這些知識(shí)，對(duì)一個(gè)數(shù)字電路設(shè)計(jì)者而言，可以在電路設(shè)計(jì)的早期，就注意到潛在可能的信號(hào)完整性問(wèn)題，還可以幫助設(shè)計(jì)則在設(shè)計(jì)中盡量避免信號(hào)完整性對(duì)設(shè)計(jì)性能的影響。

盡管，信號(hào)完整性一直以來(lái)都是硬件工程師必備的設(shè)計(jì)經(jīng)驗(yàn)中的一項(xiàng)，但是在數(shù)字電路設(shè)計(jì)中長(zhǎng)期被忽略。在低速邏輯電路設(shè)計(jì)時(shí)代，由于信號(hào)完整性相關(guān)的問(wèn)題很少出現(xiàn)，因此對(duì)信號(hào)完整性的考慮本認(rèn)為是浪費(fèi)效率。然而近幾年隨著時(shí)鐘率和上升時(shí)間的增長(zhǎng)，信號(hào)完整性分析的必要性和設(shè)計(jì)也在增長(zhǎng)。不幸的是，大多數(shù)設(shè)計(jì)者并沒(méi)有注意到，而仍然在設(shè)計(jì)中很少去考慮信號(hào)完整性的問(wèn)題。

現(xiàn)代數(shù)字電路可以高達(dá)GHz 頻率并且上升時(shí)間在50ps以?xún)?nèi)。在這樣的速率下，在PCB設(shè)計(jì)走線上的疏忽即使是一個(gè)英尺，而由此造成的電壓、時(shí)延和接口問(wèn)題將不僅僅局限在這一根線上，還將會(huì)影響的全板及相鄰的板。

這個(gè)問(wèn)題在混合電路中尤為嚴(yán)重。例如，考慮到在一個(gè)系統(tǒng)中有高性能的ADC 到數(shù)字化接收模擬信號(hào)。散布在ADC器件的數(shù)字輸出端口上的能量可能很容易就達(dá)到130dB（10，000，000，000，000 倍）比模擬輸入端口。在ADC數(shù)字端口上的任何噪聲。設(shè)計(jì)中的信號(hào)完整性并不是什么神秘莫測(cè)的過(guò)程。對(duì)于在設(shè)計(jì)的早期意識(shí)到可能潛在的問(wèn)題是很關(guān)鍵的，同時(shí)可以有效避免由此在后期造成的問(wèn)題。本篇討論了一些關(guān)鍵的信號(hào)完整性挑戰(zhàn)及處理他們的方法。

確保信號(hào)完整性：

1、隔離

一塊PCB板上的元器件有各種各樣的邊值（edge rates）和各種噪聲差異。對(duì)改善SI最直接的方式就是依據(jù)器件的邊值和靈敏度，通過(guò)PCB板上元器件的物理隔離來(lái)實(shí)現(xiàn)。下圖是一個(gè)實(shí)例。在例子中，供電電源、數(shù)字I/O端口和高速邏輯這些對(duì)時(shí)鐘和數(shù)據(jù)轉(zhuǎn)換電路的高危險(xiǎn)電路將被特別考慮。第一個(gè)布局中放置時(shí)鐘和數(shù)據(jù)轉(zhuǎn)換器在相鄰于噪聲器件的附近。噪聲將會(huì)耦合到敏感電路及降低他們的性能。第二個(gè)布局做了有效的電路隔離將有利于系統(tǒng)設(shè)計(jì)的信號(hào)完整性。