關(guān)于不同類型的時鐘討論

無論是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設(shè)計，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯誤的行為，并且調(diào)試?yán)щy、花銷很大。 在設(shè)計PLD/FPGA時通常采用幾種時鐘類型。時鐘可分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上述四種時鐘類型的任意組合。

　　1．全局時鐘

　　對于一個設(shè)計項目來說，全局時鐘（或同步時鐘）是最簡單和最可預(yù)測的時鐘。在PLD/FPGA設(shè)計中最好的時鐘方案是：由專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘去鐘控設(shè)計項目中的每一個觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計項目中采用全局時鐘。PLD/FPGA都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。

　　圖1 示出全局時鐘的實例。圖1 定時波形示出觸發(fā)器的數(shù)據(jù)輸入D［1..3］應(yīng)遵守建立時間和保持時間的約束條件。建立和保持時間的數(shù)值在PLD數(shù)據(jù)手冊中給出，也可用軟件的定時分析器計算出來。如果在應(yīng)用中不能滿足建立和保持時間的要求，則必須用時鐘同步輸入信號（參看下一章“異步輸入”）。

　　圖1 全局時鐘

　?。ㄗ詈玫姆椒ㄊ怯萌謺r鐘引腳去鐘控PLD內(nèi)的每一個寄存器，于是數(shù)據(jù)只要遵守相對時鐘的建立時間tsu和保持時間th）

　　2．門控時鐘

　　在許多應(yīng)用中，整個設(shè)計項目都采用外部的全局時鐘是不可能或不實際的。PLD具有乘積項邏輯陣列時鐘（即時鐘是由邏輯產(chǎn)生的），允許任意函數(shù)單獨(dú)地鐘控各個觸發(fā)器。然而，當(dāng)你用陣列時鐘時，應(yīng)仔細(xì)地分析時鐘函數(shù)，以避免毛刺。

　　通常用陣列時鐘構(gòu)成門控時鐘。門控時鐘常常同微處理器接口有關(guān)，用地址線去控制寫脈沖。然而，每當(dāng)用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘。如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作：

　　1.驅(qū)動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會出現(xiàn)競爭產(chǎn)生的毛刺。

　　2.邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。

　　圖2和圖3 是可靠的門控時鐘的實例。在 圖2 中，用一個“與”門產(chǎn)生門控時鐘，在 圖3 中，用一個“或”門產(chǎn)生門控時鐘。在這兩個實例中，引腳nWR和nWE考慮為時鐘引腳，引腳ADD［o．．3］是地址引腳，兩個觸發(fā)器的數(shù)據(jù)是信號D［1..n］經(jīng)隨機(jī)邏輯產(chǎn)生的。

　　圖2 “與”門門控時鐘

　　圖3 “或”門門控時鐘

　　圖2和圖3 的波形圖顯示出有關(guān)的建立時間和保持時間的要求。這兩個設(shè)計項目的地址線必須在時鐘保持有效的整個期間內(nèi)保持穩(wěn)定（nWR和nWE是低電平有效）。如果地址線在規(guī)定的時間內(nèi)未保持穩(wěn)定，則在時鐘上會出現(xiàn)毛刺，造成觸發(fā)器發(fā)生錯誤的狀態(tài)變化。另一方面，數(shù)據(jù)引腳D［1．．n］只要求在nWR和nWE的有效邊沿處滿足標(biāo)準(zhǔn)的建立和保持時間的規(guī)定。

　　無論是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設(shè)計，為了成功地操作，可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯誤的行為，并且調(diào)試?yán)щy、花銷很大。 在設(shè)計PLD/FPGA時通常采用幾種時鐘類型。時鐘可分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上述四種時鐘類型的任意組合。

　　1．全局時鐘

　　對于一個設(shè)計項目來說，全局時鐘（或同步時鐘）是最簡單和最可預(yù)測的時鐘。在PLD/FPGA設(shè)計中最好的時鐘方案是：由專用的全局時鐘輸入引腳驅(qū)動的單個主時鐘去鐘控設(shè)計項目中的每一個觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計項目中采用全局時鐘。PLD/FPGA都具有專門的全局時鐘引腳，它直接連到器件中的每一個寄存器。這種全局時鐘提供器件中最短的時鐘到輸出的延時。

　　圖1 示出全局時鐘的實例。圖1 定時波形示出觸發(fā)器的數(shù)據(jù)輸入D［1..3］應(yīng)遵守建立時間和保持時間的約束條件。建立和保持時間的數(shù)值在PLD數(shù)據(jù)手冊中給出，也可用軟件的定時分析器計算出來。如果在應(yīng)用中不能滿足建立和保持時間的要求，則必須用時鐘同步輸入信號（參看下一章“異步輸入”）。

　　圖1 全局時鐘

　?。ㄗ詈玫姆椒ㄊ怯萌謺r鐘引腳去鐘控PLD內(nèi)的每一個寄存器，于是數(shù)據(jù)只要遵守相對時鐘的建立時間tsu和保持時間th）

　　2．門控時鐘

　　在許多應(yīng)用中，整個設(shè)計項目都采用外部的全局時鐘是不可能或不實際的。PLD具有乘積項邏輯陣列時鐘（即時鐘是由邏輯產(chǎn)生的），允許任意函數(shù)單獨(dú)地鐘控各個觸發(fā)器。然而，當(dāng)你用陣列時鐘時，應(yīng)仔細(xì)地分析時鐘函數(shù)，以避免毛刺。

　　通常用陣列時鐘構(gòu)成門控時鐘。門控時鐘常常同微處理器接口有關(guān)，用地址線去控制寫脈沖。然而，每當(dāng)用組合函數(shù)鐘控觸發(fā)器時，通常都存在著門控時鐘。如果符合下述條件，門控時鐘可以象全局時鐘一樣可靠地工作：

　　1.驅(qū)動時鐘的邏輯必須只包含一個“與”門或一個“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會出現(xiàn)競爭產(chǎn)生的毛刺。

　　2.邏輯門的一個輸入作為實際的時鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對于時鐘的建立和保持時間的約束。

　　圖2和圖3 是可靠的門控時鐘的實例。在 圖2 中，用一個“與”門產(chǎn)生門控時鐘，在 圖3 中，用一個“或”門產(chǎn)生門控時鐘。在這兩個實例中，引腳nWR和nWE考慮為時鐘引腳，引腳ADD［o．．3］是地址引腳，兩個觸發(fā)器的數(shù)據(jù)是信號D［1..n］經(jīng)隨機(jī)邏輯產(chǎn)生的。