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9位100 MSPS流水線結(jié)構(gòu)A/D轉(zhuǎn)換器的設(shè)計(jì)

作者: 時(shí)間:2011-02-10 來(lái)源:網(wǎng)絡(luò) 收藏

片上系統(tǒng)(SoC)需要在單個(gè)硅片上實(shí)現(xiàn)模/數(shù)混合集成。與數(shù)字系統(tǒng)工藝兼容、功耗、面積等指標(biāo)優(yōu)化的高性能模/數(shù)轉(zhuǎn)換器(Analog to Digital Converters,ADC)是片上系統(tǒng)中非常重要的單元,它實(shí)現(xiàn)了模擬電路與數(shù)字電路之間的聯(lián)系。模/數(shù)轉(zhuǎn)換器(Pipelined ADC)是一種研究和應(yīng)用非常廣泛的模/數(shù)轉(zhuǎn)換器,其結(jié)構(gòu)本身并非屬于基本模/數(shù)轉(zhuǎn)換器結(jié)構(gòu),但在精度、速度及功耗方面相對(duì)于其他類型都有很大的改進(jìn),是高速高精度領(lǐng)域的主要應(yīng)用類型之一。本文介紹了流水線A/器的基本原理,并構(gòu)造了一個(gè)三級(jí)的9位 A/器(ADC),采用Zarlink 0.6μm互補(bǔ)雙極工藝模型對(duì)電路進(jìn)行了模擬驗(yàn)證。

1 三級(jí)流水線A/器電路設(shè)計(jì)
使用分級(jí)技術(shù)是解決高速高分辨率的一種方法??梢允褂脙杉?jí)或多級(jí)高速、低分辨率子ADC組合起來(lái),形成一個(gè)高速高分辨率的流水線ADC。
1.1 三級(jí)流水線A/D轉(zhuǎn)換器工作原理
在基本A/D轉(zhuǎn)換結(jié)構(gòu)中,有些具備高速性能,有些具備高精度性能,沒有能夠同時(shí)達(dá)到高速高精度的要求。流水線ADC的出現(xiàn)在一定程度上解決了這個(gè)難題。可以在采樣速度和轉(zhuǎn)換精度之間取得較好的平衡。圖1是三級(jí)流水線ADC的結(jié)構(gòu)。

本文引用地址:http://butianyuan.cn/article/187629.htm


由圖1可知,流水線結(jié)構(gòu)模/數(shù)轉(zhuǎn)換器主要是由采樣保持器、子ADC、子DAC及減法電路組成。輸入模擬信號(hào)首先送入第一個(gè)采保電路(TH 1),TH1的輸出信號(hào)輸出給第一個(gè)的子ADC(ADC1)和第二個(gè)采保電路(TH2),ADC1將輸入信號(hào)轉(zhuǎn)換得到高3位數(shù)字信號(hào),該高3位數(shù)據(jù)通過DAC(DA C1)還原成模擬量,再將該模擬量和TH2的輸出一同輸入到減法電路,并將差值由放大器放大一定倍數(shù),便得到第一級(jí)模擬余量信號(hào)。此模擬余量將作為第二級(jí)轉(zhuǎn)換電路的輸入信號(hào)。重復(fù)上述步驟,得到次3位轉(zhuǎn)換數(shù)據(jù),依此類推。
設(shè)輸入信號(hào)為Vin,Vin通過3位ADC產(chǎn)生的數(shù)字量為Dm,3位DAC輸一模擬量為Vout,則Vin,Dm和Vout的關(guān)系由式(1)、(2)決定。

由式(2)可知,3位DAC還原得到的Vout小于等于輸入信號(hào)Vin,其差值就是包含低位數(shù)據(jù)位信息的模擬余量。為了使下一單元的ADC得到滿幅輸入,以降低對(duì)子ADC性能的要求,還需將此模擬余量乘以ADC量化單位的倒數(shù),即將此模擬余量放大23倍后再送給下一級(jí)子轉(zhuǎn)換器。
1.2 采樣保持電路的設(shè)計(jì)與分析
圖2為全差分采樣保持電路(T/H電路)的半邊電路;圖3為該T/H電路控制時(shí)鐘信號(hào)。


當(dāng)PCLK和NCLK信號(hào)為低電平時(shí),T/H電路工作在采樣模式,Q5,Q7導(dǎo)通,Q6,Q8截止,A節(jié)點(diǎn)電壓升高,B節(jié)點(diǎn)電壓降低,這時(shí)Q1~Q4均導(dǎo)通且工作在正向放大區(qū),它們形成一個(gè)AB類緩沖器驅(qū)動(dòng)保持電容CH。該輸入電路結(jié)構(gòu)具有輸入偏置電流小、輸入阻抗高、交調(diào)失真小的特點(diǎn)。當(dāng)PCLK和NCLK信號(hào)為高電平時(shí),T/H電路工作在保持模式,Q5,Q7截止,Q6,Q8導(dǎo)通,鉗位電路(CLAMP)開始作用,使A節(jié)點(diǎn)電壓鉗位在VCH-VthN,使B結(jié)點(diǎn)的電壓鉗位在VCH+VthP(VthN和Vthp分別表示NPN管和PNP管的BE結(jié)導(dǎo)通屯壓),也使A,B兩節(jié)點(diǎn)呈現(xiàn)為低阻抗節(jié)點(diǎn)。此時(shí)Q1~Q4均截止,故而形成輸入信號(hào)與保持電容之間的二重隔離,消除保持模式的信號(hào)饋通。
RC和CH構(gòu)成一個(gè)低通濾波器,其截止頻率會(huì)隨負(fù)載而變化。為克服這一缺點(diǎn),在輸出端設(shè)計(jì)一個(gè)輸出緩沖器。采樣/保持電路的噪聲特性主要來(lái)自于Q1~Q4的基極寄生電阻熱噪聲以及它們的散粒噪聲和帶寬限制電阻RC熱噪聲。電路設(shè)計(jì)時(shí),選用大尺寸的器件來(lái)減小基極電阻Rb,使得基極寄生電阻熱噪聲最小化。將Q3,Q4偏置在較大的靜態(tài)電流來(lái)最小化它們的散粒噪聲,同時(shí)采樣模式動(dòng)態(tài)特性也要求Q3,Q4有大的靜態(tài)電流,以減小VBE調(diào)制的影響。當(dāng)該T/H電路被偏置在大電流時(shí),它將有大的帶寬,因此必須串聯(lián)電阻RC來(lái)限制帶寬以濾除高頻噪聲。大的偏置電流也要在功耗和性能之間進(jìn)行折衷考慮。


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