9位100 MSPS流水線結(jié)構(gòu)A／D轉(zhuǎn)換器的設(shè)計(jì)
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1．3 子ADC的設(shè)計(jì)與分析
折疊型結(jié)構(gòu)有比較器數(shù)量少、芯片復(fù)雜程度低、功耗較小的特點(diǎn)，具有較好的發(fā)展前景。將折疊結(jié)構(gòu)ADC應(yīng)用于流水線(Pipeline)技術(shù)中，構(gòu)成流水線折疊式ADC，則可以提高其工作速度。折疊結(jié)構(gòu)ADC的比較器個(gè)數(shù)與其分辨率成線性比例關(guān)系。1個(gè)n位分辨率的折疊結(jié)構(gòu)ADC僅僅需要n個(gè)比較器。這不僅減小了芯片面積，而且降低了功耗。折疊單元電路是折疊式ADC的核心模塊，其數(shù)學(xué)模型及波形模型如圖4所示。本文引用地址：http://butianyuan.cn/article/187629.htm
折疊單元電路工作原理如下；設(shè)折疊單元輸入電壓范圍為-VR～+VR，如圖4所示，輸入信號同時(shí)送給跟隨單元和比較器，跟隨單元實(shí)現(xiàn)的功能是使得其輸出端A，B分別跟隨Vin+，Vin-中較高者和較低者；平移單元將跟隨單元的輸出電壓進(jìn)行平移，使其達(dá)到信號折疊的目的，如圖4所示。其輸出的電壓信號Vout+，Vout-作為下一級折疊單元的輸入信號。比較器輸出的是格雷碼數(shù)字輸出，由于ADC最終要實(shí)現(xiàn)二進(jìn)制碼輸出，所以還需要在后續(xù)電路中實(shí)現(xiàn)格雷碼向二進(jìn)制碼的轉(zhuǎn)換。
本文設(shè)計(jì)的A／D轉(zhuǎn)換器電路采用2級折疊結(jié)構(gòu)的子ADC，產(chǎn)生3位數(shù)字信號輸出。2組折疊單元具有相同的結(jié)構(gòu)，折疊單元接收差分模擬輸入信號，產(chǎn)生1位輸出數(shù)字信號，同時(shí)產(chǎn)生1對差分折疊模擬輸出信號輸出給下一級折疊單元。圖5給出了折疊單元的結(jié)構(gòu)原理，以及它的輸入／輸出波形。
模擬輸入電壓VINH，VINL驅(qū)動一對互補(bǔ)的射極跟隨器(折疊單元)，輸出一對折疊信號VXH，VXL。VXH，VXL分別跟隨VINH，VINL中電壓較高的一個(gè)和較低的一個(gè)，這樣就完成了輸入信號的折疊。信號的共模電平由平移單元調(diào)整，平移單元由平移電阻R1(R2)及跟隨器Q1。(Q2)組成，最終得到輸出信號VOH，VOL。VINH，VINL還通過折疊單元放大后輸入預(yù)放大比較器產(chǎn)生格雷碼數(shù)字信號，并完成格雷碼二進(jìn)制碼轉(zhuǎn)換。 A／D轉(zhuǎn)換器的子ADC實(shí)現(xiàn)模擬信號量化為格雷碼的同時(shí)，實(shí)現(xiàn)格雷碼向二進(jìn)制碼的轉(zhuǎn)換，所以在轉(zhuǎn)換過程中模擬信號必須在格雷碼被鎖存之前全部被折疊單元處理完畢。這里的折疊單元都是以射極跟隨器為基礎(chǔ)構(gòu)成的，所以整個(gè)折疊轉(zhuǎn)化過程很快。由于折疊單元的增益為一，模擬信號通過跟隨器完成折疊之后振幅減半。
2 三級流水線A／D轉(zhuǎn)換器電路仿真與分析
該轉(zhuǎn)換器采用Zarlink 0．6 μm雙多晶互補(bǔ)雙極工藝實(shí)現(xiàn)。NPN管，PNP管特性頻率分別可以達(dá)到25 GHz和19 GHz，完全滿足電路性能要求。并使用Cadence Spectre電路仿真軟件對電路進(jìn)行仿真驗(yàn)證。
經(jīng)Spectre仿真驗(yàn)證，T／H電路在-40～+100℃內(nèi)均能正常工作。圖6是典型工藝條件下，輸入信號頻率為10 MHz、幅度為2 V時(shí)，采樣／保持電路的輸出波形。圖6中，在保持階段保持電壓的變化很小，其變化量不大于70μV，故該電路完全滿足9位的精度要求。
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