一種AES密碼算法的硬件實(shí)現(xiàn)

從圖3給出的加密運(yùn)算功能仿真結(jié)果可以看出，加密運(yùn)算與密鑰擴(kuò)展過程是并行進(jìn)行。當(dāng)“rst”變?yōu)榈碗娖剑?ldquo;ld”變?yōu)楦唠娖綍r，明文3243f6a8885a308d313198a2e0370734與密鑰2b7el5l628aed2a6abf7158809cf4f3c分別同時加載到加解密運(yùn)算模塊與密鑰擴(kuò)展模塊中；在下一個時鐘周期，密鑰擴(kuò)展模塊生成1輪子密鑰，等待加密輪變換中的密鑰加操作。當(dāng)完成1次加密過程后，“done”信號變?yōu)楦唠娖?，同時輸出密文3925841d02dc09fbdc118597196a0632。從圖3中同時也可以看出，密鑰擴(kuò)展模塊總是提前一個時鐘周期生成下一輪的子密鑰，這樣可以保證密鑰擴(kuò)展與加密運(yùn)算同時進(jìn)行而不會發(fā)生錯亂，并且還可提高加密速度，節(jié)約資源占用和減少面積。使用DC進(jìn)行綜合和優(yōu)化后，加密運(yùn)算模塊面積不超過20 000個等效門，其中組合邏輯面積為14 264門，非組合邏輯面積為3 878門。
3．2 解密運(yùn)算的仿真測試
在解密過程中，完成一次解密操作同樣需要12時鐘周期。其中，10個周期用于10個輪循環(huán)變換，1個時鐘周期用于初始密鑰的加載，1個時鐘周期用于密文的輸出。在解密過程中，本文采用在解密之前所生成的10輪子密鑰，因?yàn)榻饷艹跏夹枰淖用荑€是密鑰擴(kuò)展得到的最后一輪子密鑰，而最后一輪需要的子密鑰是密鑰擴(kuò)展的初始密鑰。如圖4所示。

解密過程與密鑰擴(kuò)展過程不是同步的，當(dāng)“kld”為高電平時，從第1個時鐘周期開始，便將初始密鑰2b7e151628aed2a6abf7158809cf4f-3c輸入到密鑰擴(kuò)展模塊中，之后經(jīng)過10個時鐘周期生成10輪子密鑰，并存儲到寄存器中。當(dāng)“ld”為高電平時，密文3925841d02dc09fbdcll-8597196a0632開始加載到解密模塊中，經(jīng)過10個時鐘周期將解密的密文輸出，同時“done”信號變?yōu)楦唠娖?，表示解密過程結(jié)束，并輸出明文3243f6a8885a308d313198a2e0370734。
對比圖3與圖4仿真測試結(jié)果可知，加解密運(yùn)算的功能正確，即解密運(yùn)算能夠正確地解出加密運(yùn)算的密文。解密運(yùn)算模塊使用DC進(jìn)行綜合和優(yōu)化后面積不超過25 000個等效門。其中組合邏輯面積為10 495門，非組合邏輯面積為14 142門。由于密鑰擴(kuò)展與解密過程不是同步進(jìn)行，占用了寄存器存儲解密過程所需的10輪子密鑰，所以非組合邏輯面積比加密運(yùn)算模塊大。但需要指出，由于加／解密運(yùn)算模塊部分電路采用復(fù)用的方法實(shí)現(xiàn)，所以整個加／解密運(yùn)算模塊的實(shí)際總面積比沒有復(fù)用時減小。

4 結(jié)語
根據(jù)設(shè)計思路和優(yōu)化措施，本文使用Verilog硬件描述語言實(shí)現(xiàn)AES密碼算法，并在ModelSim 6．O工具下進(jìn)行仿真，證明本文設(shè)計的正確性。為了更進(jìn)一步做比較，證明本文設(shè)計思路的合理性和優(yōu)化措施的有效性，同樣采取未優(yōu)化的設(shè)計方案實(shí)現(xiàn)了該算法，通過在Dc中進(jìn)行綜合、布線，兩相比較，優(yōu)化后的設(shè)計比優(yōu)化前節(jié)省了22％的邏輯單元，處理速度提高了13％。