基于DDS的信號(hào)模擬器設(shè)計(jì)

2 測(cè)試結(jié)果
本文設(shè)計(jì)的DDS信號(hào)模擬器輸出最大頻率受到D／A轉(zhuǎn)換器輸出建立時(shí)間的限制，因?yàn)橥饨哟鎯?chǔ)器的數(shù)據(jù)讀取時(shí)間為15 ns，可編程邏輯器件FPGA的最大時(shí)鐘頻率可達(dá)120 MHz。相位累加器的字長(zhǎng)為31位，用于尋址波形數(shù)據(jù)存儲(chǔ)器的地址信號(hào)為13位；編程產(chǎn)生的正弦波的輸出的頻率范圍是0～120 MHz。其中產(chǎn)生的正弦波如圖8所示，但是隨著時(shí)間的增長(zhǎng)，噪聲會(huì)加大如圖9所示。

3 結(jié)束語(yǔ)
本文結(jié)合DDS信號(hào)模擬器的工作原理從理論和實(shí)際2個(gè)方面，對(duì)直接數(shù)字頻率合成技術(shù)(DDS)進(jìn)行了研究。
首先通過(guò)對(duì)DDS信號(hào)模擬工作理論分析，再通過(guò)對(duì)DDS射頻信號(hào)產(chǎn)生電路的研究實(shí)驗(yàn)使得微波信號(hào)和變頻信號(hào)在微波變頻器上混頻，產(chǎn)生載頻信號(hào)，再者使得調(diào)制包絡(luò)信號(hào)和調(diào)制脈沖對(duì)載頻信號(hào)進(jìn)行調(diào)制，形成雷達(dá)信號(hào)，然后經(jīng)天線輸出。最后結(jié)合理論分析的結(jié)論，通過(guò)測(cè)試實(shí)驗(yàn)得出了系統(tǒng)的性能以及帶寬線性調(diào)頻和帶寬10點(diǎn)跳頻的過(guò)程最終輸出了雷達(dá)視頻脈沖輸出波形，基本實(shí)現(xiàn)了設(shè)計(jì)的要求。