高速流水線浮點加法器的FPGA實現(xiàn)
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4系統(tǒng)綜合與仿真
由于本工程是由compare、shift、sum、normalize四個模塊組成的，而這四個模塊通過串行方式進行連接，每個模塊的操作都在一個時鐘周期內(nèi)完成，因此，整個浮點數(shù)加法運算可在四個時鐘周期內(nèi)完成。這使得工程不僅有確定的數(shù)據(jù)運算時延(latency)，便于流水線實現(xiàn)，而且方便占用的時鐘周期盡可能減少，從而極大地提高了運算的實時性。
4.1工程綜合結(jié)果
經(jīng)過Quartus II綜合可知，本設(shè)計使用的StratixⅡEP2S15F484C3芯片共使用了641個ALUT(高級查找表)、188個寄存器、0位內(nèi)存和可達到80 MHz的時鐘頻率，因此可證明，本系統(tǒng)利用合理的資源實現(xiàn)了高速浮點數(shù)加法運算。
4.2工程仿真結(jié)果
本工程仿真可使用Quartus II 8.0內(nèi)嵌式仿真工具來編寫Matlab程序，以生成大量隨機單精度浮點數(shù)(以便于提高仿真代碼覆蓋率，提高仿真的精確度)，然后計算它們相加的結(jié)果，并以文本形式存放在磁盤文件中。編寫Matlab程序可產(chǎn)生作為仿真輸入的*．vec文件，然后通過時序仿真后生成*．tbl文件，再編寫Matlab程序提取其中有用的結(jié)果數(shù)據(jù)，并與先前磁盤文件中的結(jié)果相比較，以驗證設(shè)計的正確性。
圖3所示是其仿真的波形圖。
從圖3可以看出表1所列的各種運算關(guān)系。表2所列為其實際的測試數(shù)據(jù)。
表中“A+B實數(shù)表示(M)”指Matlab計算的結(jié)果；“誤差”指浮點處理器計算結(jié)果與Matlab計算結(jié)果之差。
綜上所述，本工程設(shè)計的浮點加法器所得到的運算結(jié)果與Matlab結(jié)果的誤差在10-7左右，可見其精度完全能夠符合要求。
5 結(jié)束語
本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導(dǎo)致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
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