基于FPGA的DDS信號發(fā)生器設(shè)計
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“←”：刪除已輸入信號頻率數(shù)字的最后一位，用于修改設(shè)置的頻率；
“清零”：將頻率數(shù)字快速全部清零；
“↑”：步進增大控制；
“↓”：步進減小控制。
設(shè)定頻率輸出范圍為1 kHz～10 MHz，頻率步進為50 Hz。系統(tǒng)輸出采用8個LED數(shù)碼管，以掃描方式顯示(單位為Hz)頻率數(shù)字。根據(jù)DDS原理，以步進值50Hz作為頻率控制字1，那么最大值10 MHz對應(yīng)的頻率控制字為200 000，用18位二進制數(shù)值就可以表示(218>200 000)。從抽樣值恢復出原波形數(shù)據(jù)，理論上每個周期波形數(shù)據(jù)至少抽取2個點，考慮到實際應(yīng)用時受頻率損耗、線間串擾等因素的限制，該設(shè)計采用22 b的頻率控制字和相位累加器，4 Kb的8位波形ROM表，取相位累加器輸出的高12 b尋址波形數(shù)據(jù)，三種波形按幅值／相位對應(yīng)關(guān)系分別存儲782個數(shù)據(jù)。故各波形數(shù)據(jù)單位周期有800 768(782×210)個相位狀態(tài)，完全滿足任一波形在單位周期內(nèi)取4個幅值點的要求，可保證即使輸出最大頻率的波形仍能達到較好的效果。波形選擇功能由兩位開關(guān)組合實現(xiàn)，共有四種狀態(tài)，其中三組用來表征不同的波型，另一組留作擴展波形用。
3．2 D／A轉(zhuǎn)換單元
數(shù)／模轉(zhuǎn)換單元是繼波形數(shù)據(jù)產(chǎn)生單元之后，將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求的合成頻率的模擬量形式信號。DAC輸出信號實際上是階梯模擬信號，需在數(shù)／模轉(zhuǎn)換后利用低通濾波器對波形進行平滑處理。在此，采用ADI公司生產(chǎn)的單片雙8位CMOS乘法數(shù)／模轉(zhuǎn)換器AD7528，線性度達到1／2，轉(zhuǎn)換時間達到納秒級，可以很準確地進行10 MHz信號的量化運算。
3．3 濾波處理單元
濾波器是一種能通過有用頻率信號而同時抑制(或衰減)無用頻率信號的電子裝置。由于運算放大器具有近似理想的特性，且可以省去電感，得到接近理論預測的頻率響應(yīng)特性。構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用，并能減小體積。綜合考慮，系統(tǒng)采用運算放大器SL560構(gòu)成二階低通濾波器。
本文引用地址：http://butianyuan.cn/article/188619.htm
4 系統(tǒng)功能仿真和驗證分析
4．1 頻率控制字生成模塊仿真與分析
頻率控制字的生成直接影響著波形數(shù)據(jù)的尋址，該模塊負責快速記錄并實時顯示輸入的頻率數(shù)字，準確計算得到相應(yīng)的頻率控制字。系統(tǒng)鍵盤為高速動態(tài)掃描(頻率為200Hz)，采用狀態(tài)機設(shè)計，設(shè)置了按鍵去抖動功能。在FPGA開發(fā)平臺對該模塊進行功能驗證，整體無誤操作產(chǎn)生，幾乎沒有時滯效應(yīng)，按鍵的防抖動效果也良好，達到了預期的目的。
4．2 相位累加器模塊仿真與分析
相位累加器用于實現(xiàn)相位累加，并存儲其累加結(jié)果。當前，相位累加器的值和時鐘周期到來后的相位累加器的值相差k(k為頻率控制字)。該模塊的仿真波形如圖4所示。
4．3 實驗波形觀測與誤差分析
信號發(fā)生器功能驗證無誤，用示波器觀測實驗波形如圖5所示。
檢測輸入頻率為0～10 MHz時，波形形狀均良好，未出現(xiàn)明顯失真。計算理論誤差為0．095％，在實測中發(fā)現(xiàn)，波形數(shù)字的誤差相對很小，不足0．1 ％。由于濾波整形電路存在高頻耦合通路，產(chǎn)生線間串擾，對濾波效果形成了不利影響，因此濾波器設(shè)計必須滿足頻帶寬，截止特性好，抗干擾性強等特性。
5 結(jié) 語
介紹了以直接數(shù)字頻率合成技術(shù)(DDS)為基礎(chǔ)的波形信號發(fā)生器工作原理和設(shè)計過程，并在FPGA實驗平臺上設(shè)計實現(xiàn)了滿足各功能指標的信號發(fā)生器。系統(tǒng)硬件除需外加濾波整形電路外，其余部分均可在FPGA開發(fā)實驗系統(tǒng)KH－310上集成開發(fā)，系統(tǒng)軟件可在Quartus下編寫代碼，實現(xiàn)數(shù)據(jù)信息處理和控制操作等功能。整體開發(fā)環(huán)境成熟，應(yīng)用工具齊全，隨著FPGA性價比的不斷提高，基于FPGA平臺開發(fā)信號發(fā)生器將逐步走向標準化、規(guī)?；彤a(chǎn)品化。
現(xiàn)代電子和通信技術(shù)的發(fā)展，對信號發(fā)生器提出了更高、更嚴格的要求。除了對信號頻率范圍、帶寬和頻率分辨率的嚴格限制外，對信號的波型及調(diào)制特性等也有著苛刻的規(guī)定。研究和開發(fā)具有更高性價比的信號發(fā)生器將是當前和今后一段時間內(nèi)亟需解決的課題。這里旨在建立一種基于FPGA的簡單數(shù)字信號發(fā)生器設(shè)計方法。若能充分利用FPGA強大的數(shù)據(jù)運算處理能力以及編程靈活、運行速率快等優(yōu)點，合理整合IP核資源和SoPC技術(shù)，簡化設(shè)計結(jié)構(gòu)，一定可以設(shè)計出功能多樣、性能更加出色的信號發(fā)生器。
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