采用FPGA的振動(dòng)模擬器設(shè)計(jì)

圖3 DAC8581 時(shí)序圖

圖4 DAC8581時(shí)序要求

4．1 FPGA對(duì)ADS1100芯片的控制

調(diào)頻和調(diào)幅信號(hào)使用同一款芯片：ADS1100，16位串行，I2C接口，在本設(shè)計(jì)中數(shù)據(jù)更新率是8SPS，電壓型輸出。此芯片僅可在從件模式下工作。ADS1100將模數(shù)轉(zhuǎn)換結(jié)果傳給FPGA模塊，由FPGA進(jìn)行串并轉(zhuǎn)換。

FPGA對(duì)ADS1100提供SCLK和SDA引腳，符合I2C協(xié)議。FPGA是主器件，在開(kāi)始與ADS1100通信前先對(duì)SDA寫(xiě)2個(gè)字節(jié)，分別確定和哪個(gè)ADS1100進(jìn)行通信和對(duì)ADS1100的配置寄存器（configuration register）進(jìn)行寫(xiě)以確定對(duì)其的操作模式。FPGA外接24MHz的晶振，經(jīng)分頻得到4MHz的時(shí)鐘，ADS1100按8SPS的數(shù)據(jù)更新率工作，F(xiàn)PGA探測(cè)數(shù)據(jù)線變化以產(chǎn)生SCLK時(shí)鐘信號(hào)賦給SCLK引腳。篇幅受限，I2C的FPGA實(shí)現(xiàn)不一一贅述。

4．2 FPGA對(duì)DAC8581芯片的控制

信號(hào)輸出使用芯片DAC8581，16位串行，SPI接口，在本設(shè)計(jì)中最高數(shù)據(jù)更新率是1.8MHz，電壓輸出。DAC8581接收從FPGA傳送過(guò)來(lái)的串行數(shù)據(jù)，將其進(jìn)行數(shù)模轉(zhuǎn)換，產(chǎn)生振動(dòng)信號(hào)，模擬實(shí)際振動(dòng)臺(tái)的理想振動(dòng)情況。

FPGA中，由PLL倍頻得到36MHz的時(shí)鐘提供給DAC8581的SCLK引腳。由調(diào)頻信號(hào)計(jì)算得到串行DAC的數(shù)據(jù)更新率，按此頻率更新串行DAC的數(shù)字輸入。由同一個(gè)PLL倍頻得到240MHz的時(shí)鐘捕捉將由DAC處理的數(shù)字輸入信號(hào)和SCLK引腳信號(hào)的跳變沿，從而產(chǎn)生DAC8581的CS片選信號(hào)。

數(shù)據(jù)data一旦準(zhǔn)備好，賦給register，240MHz時(shí)鐘探測(cè)到第一次SCLK上升沿，就拉低CS片選，第二次探測(cè)到SCLK上升沿時(shí)已經(jīng)至少是下一個(gè)240MHz的上升沿了，從而滿足Tlead（見(jiàn)圖3、圖4）參數(shù)的要求。CS低時(shí)，一旦240MHz時(shí)鐘探測(cè)到SCLK下降沿，將register的最高位數(shù)據(jù)賦給SDA，將register左移一位，SDA保持不變，直到下一個(gè)SCLK下降沿。當(dāng)捕捉到SCLK的第17個(gè)下降沿時(shí)，將CS拉高。由此即可滿足以上的圖3、圖4對(duì)時(shí)序的要求。

4．3 FPGA對(duì)DAC8820芯片的控制

DAC8820產(chǎn)生振動(dòng)噪聲。16位并行，最高數(shù)據(jù)更新率4MHz，是電流輸出型。本系統(tǒng)設(shè)有2個(gè)用戶按鍵，分別表示產(chǎn)生40KHz～100KHz，100KHz～200KHz的噪聲頻率范圍，F(xiàn)PGA接收按鍵信號(hào)確定噪聲的頻率范圍，在此頻率范圍內(nèi)產(chǎn)生一個(gè)隨機(jī)頻率，由此計(jì)算得到DAC8820的數(shù)據(jù)更新率，F(xiàn)PGA按此頻率準(zhǔn)備數(shù)據(jù)以更新并行DAC的數(shù)字輸入。由DAC8820將其進(jìn)行數(shù)模轉(zhuǎn)換，模擬實(shí)際振動(dòng)臺(tái)在可能受到外界各種干擾信號(hào)后產(chǎn)生的噪聲情況。

圖5 DAC8820外部電流電壓轉(zhuǎn)換電路

DAC8820的引腳WR（低有效）是將16位數(shù)據(jù)加載到輸入寄存器；LDAC（高有效）是將數(shù)據(jù)從輸入寄存器加載到DAC寄存器；但是若將同一信號(hào)同時(shí)賦給WR和LDAC，則可在下降沿將16位數(shù)據(jù)加載到輸入寄存器，在上升沿將數(shù)據(jù)從輸入寄存器加載到DAC輸出。

由FPGA將24MHz的晶振時(shí)鐘分頻得到數(shù)據(jù)更新率，由此得到的時(shí)鐘信號(hào)經(jīng)高頻時(shí)鐘同步賦給DAC8820的WR和LDAC。由于DAC8820是電流輸出的，所以將電流輸出經(jīng)過(guò)OPA277電流電壓轉(zhuǎn)換輸出，見(jiàn)圖5。圖中的C1是補(bǔ)償電容，其作用是防止增益峰值的出現(xiàn)。

5 結(jié)論

綜上，此振動(dòng)模擬器的調(diào)頻信號(hào)的分辨率是16比特，可產(chǎn)生0 ～5kHz的清晰信號(hào)，所以頻率精度可達(dá)到0.076Hz，并可與200KHz以下的確定頻率范圍的隨機(jī)噪聲進(jìn)行合成，輸出信號(hào)幅度分辨率可達(dá)16比特，而且噪聲的頻率范圍是可控的。

本文作者創(chuàng)新點(diǎn)：充分利用了FPGA可現(xiàn)場(chǎng)編程的特點(diǎn)，給讀者提供了一個(gè)實(shí)施簡(jiǎn)單，成本低，可按用戶需求靈活改變，且易升級(jí)的振動(dòng)模擬器的設(shè)計(jì)方案；且對(duì)有特殊要求的信號(hào)發(fā)生器的設(shè)計(jì)有一定借鑒意義。