京微雅格重磅之作―新版FPGA/CAP設(shè)計(jì)套件Primace5

簡介

作為國內(nèi)唯一一家具有完全自主知識產(chǎn)權(quán)的FPGA與可配置應(yīng)用平臺CAP(Configurable Application Platform)產(chǎn)品供應(yīng)商，京微雅格一直在快節(jié)奏的改進(jìn)與產(chǎn)品配套的軟件開發(fā)環(huán)境。最近，新一代FPGA/CAP設(shè)計(jì)套件Primace5.0正式發(fā)布了。Primace5.0完整的支持了基于時序驅(qū)動的布局布線實(shí)現(xiàn)流程(Timing-Driven PlacementRouting Flow)，提高了布局布線的成功率，減少了設(shè)計(jì)與驗(yàn)證時間。此外，Primace5.0還配套改進(jìn)了Synopsys SDC兼容的設(shè)計(jì)約束輸入界面, 方便用戶更加準(zhǔn)確高效的輸入時序約束。配合新型的自動尋找最佳實(shí)現(xiàn)的優(yōu)化工具iXplorer，Primace 5.0可以極大的加速用戶設(shè)計(jì)時序收斂過程。為了方便用戶準(zhǔn)確描述設(shè)計(jì)，改善RTL 代碼質(zhì)量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog設(shè)計(jì)元素。Primace5.0還第一次完整支持了8051MCU的SoC仿真以及時序仿真(Timing Simulation)。相對上一代版本，新一代Primace顯著改進(jìn)了用戶信息提示以及流程的穩(wěn)定性。本文將簡要介紹這些改進(jìn)以及對用戶使用體驗(yàn)的影響，并推薦幾種可以有效改進(jìn)設(shè)計(jì)流程，加速設(shè)計(jì)過程的方法。

Primace5.0主要新增/改善的功能

Primace5.0中基本設(shè)計(jì)流程保持了一貫的簡潔的特點(diǎn)，如圖1所示，主要包括設(shè)計(jì)輸入(RTL編輯等)，設(shè)計(jì)實(shí)現(xiàn)(綜合、布局布線等)，時序收斂(以靜態(tài)時序分析為基礎(chǔ)的設(shè)計(jì)、實(shí)現(xiàn)調(diào)整)，以及碼流下載和片上調(diào)試(DebugWare等)。

圖1： Primace中FPGA/CAP開發(fā)流程

基于時序驅(qū)動的布局布線

時序驅(qū)動的布局布線是一種已經(jīng)被廣泛證明與接受的設(shè)計(jì)方法，設(shè)計(jì)人員通過描述設(shè)計(jì)的時序約束(包括核心頻率約束，I/O約束，例外約束，特定路徑約束，跨時鐘域約束等)可以有效指導(dǎo)布局布線程序高效、高質(zhì)量的完成設(shè)計(jì)實(shí)現(xiàn)。Primace5.0中接受的時序約束包括：

Basic Timing Path

Clock Setup/Hold, Falling edge

Tsu/Th, Tco, Tpd

Advanced Timing Path

False path

Generated clock

User edited sdc

時序約束輸入輔助

為了方便用戶可以準(zhǔn)確高效的輸入時序約束，Primace5.0還配套改進(jìn)了兼容Synopsys SDC的設(shè)計(jì)約束輸入界面。如下圖所示：

圖2： 選擇時鐘界面

圖3：時鐘約束設(shè)置界面

各類SDC最終匯總在統(tǒng)一的SDC約束文件里，用戶可以集中編輯：

圖4：SDC編輯界面