FPGA最小系統(tǒng)電路分析之FPGA管腳設(shè)計(jì)

FPGA管腳設(shè)計(jì)

FPGA的管腳主要包括：用戶I/O(User I/O)、配置管腳、電源、時(shí)鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途，所以在設(shè)計(jì)FPGA電路之前，需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊(cè)。

下面以Altera公司的Cyclone系列FPGA為例，介紹FPGA的各種功能管腳。

(1)用戶I/O。

I/Onum(LVDSnumn)：可用作輸入或輸出，或者雙向口，同時(shí)可作為L(zhǎng)VDS差分對(duì)的負(fù)端。其中num表示管腳序號(hào)。

一般在繪制FPGA原理圖時(shí)，將同一種功能和用途的管腳放在一個(gè)框圖中，如圖2.3所示是用戶I/O的原理圖。

(2)配置管腳。

MSEL[1..0]：用于選擇配置模式。FPGA有多種配置模式，比如主動(dòng)、被動(dòng)、快速、正常、串行、并行等，可以此管腳進(jìn)行選擇。

DATA0：FPGA串行數(shù)據(jù)輸入，連接至配置器件的串行數(shù)據(jù)輸出管腳。

DCLK：FPGA串行時(shí)鐘輸出，為配置器件提供串行時(shí)鐘。

nCSO(I/O)：FPGA片選信號(hào)輸出，連接至配置器件的nCS管腳。

ASDO(I/O)：FPGA串行數(shù)據(jù)輸出，連接至配置器件的ASDI管腳。

nCEO：下載鏈器件使能輸出。在一條下載鏈(Chain)中，當(dāng)?shù)谝粋€(gè)器件配置完成后，此信號(hào)將使能下一個(gè)器件開始進(jìn)行配置。下載鏈的最后一個(gè)器件的nCEO應(yīng)懸空。

圖2.3 FPGA用戶I/O原理圖

nCE：下載鏈器件使能輸入，連接至上一個(gè)器件的nCEO。下載鏈第一個(gè)器件的nCE接地。

nCONFIG：用戶模式配置起始信號(hào)。

nSTATUS：配置狀態(tài)信號(hào)。

CONF_DONE：配置結(jié)束信號(hào)。

如圖2.4所示是FPGA配置管腳原理圖。

圖2.4 FPGA配置管腳原理圖

(3)電源管腳。

VCCINT：內(nèi)核電壓。通常與FPGA芯片所采用的工藝有關(guān)，例如130nm工藝為1.5V，90nm工藝為1.2V。

VCCIO：端口電壓。一般為3.3V，還可以支持選擇多種電壓，如5V、1.8V、1.5V等。

VREF：參考電壓。

GND：信號(hào)地。

(4)時(shí)鐘管腳。

VCC_PLL：鎖相環(huán)管腳電壓，直接連VCCIO。

VCCA_PLL：鎖相環(huán)模擬電壓，一般通過濾波器接到VCCINT上。

GNDA_PLL：鎖相環(huán)模擬地。

GNDD_PLL：鎖相環(huán)數(shù)字地。

CLKnum(LVDSCLKnump)：鎖相環(huán)時(shí)鐘輸入。支持LVDS時(shí)鐘輸入，p接正端，num表示PLL序號(hào)。

CLKnum(LVDSCLKnumn)：鎖相環(huán)時(shí)鐘輸入。支持LVDS時(shí)鐘輸入，n接負(fù)端，num表示PLL序號(hào)。

PLLnum_OUTp(I/O)：鎖相環(huán)時(shí)鐘輸出。支持LVDS時(shí)鐘輸入，p接正端，num表示PLL序號(hào)。

PLLnum_OUTn(I/O)：鎖相環(huán)時(shí)鐘輸出。支持LVDS時(shí)鐘輸入，n接負(fù)端，num表示PLL序號(hào)。

如圖2.6所示是FPGA時(shí)鐘管腳原理圖。

圖2.5 FPGA電源管腳原理圖 圖2.6 FPGA時(shí)鐘管腳原理圖

另外，F(xiàn)PGA的管腳中，有一些是全局時(shí)鐘，這些管腳在FPGA中已經(jīng)做好了時(shí)鐘樹。使用這些管腳作為關(guān)鍵時(shí)鐘或信號(hào)的布線可以獲得最佳性能。

(5)特殊管腳。

VCCPD：用于選擇驅(qū)動(dòng)電壓。

VCCSEL：用于控制配置管腳和鎖相環(huán)相關(guān)的輸入緩沖電壓。

PORSEL：上電復(fù)位選項(xiàng)。

NIOPULLUP：用于控制配置時(shí)所使用的用戶I/O的內(nèi)部上拉電阻是否工作。

TEMPDIODEn/p：用于關(guān)聯(lián)溫度敏感二極管。