基于Virtex-6 FPGA的雙緩沖模式PCIe總線設(shè)計(jì)方案和

3.4 雙緩沖PCIE協(xié)議

以寫操作為例，雙緩沖PCIE協(xié)議如圖7所示。初始化時(shí)，驅(qū)動程序在內(nèi)存中分配兩塊緩沖區(qū)Buff 1a/2a,然后將Buff 1a的地址信息寫入DMA控制/狀態(tài)寄存器DMA_Reg1(圖1)中并開始寫操作;DMA引擎將FIFO中的數(shù)據(jù)以數(shù)據(jù)包的形式通過PCIE總線發(fā)送至緩沖區(qū)Buff 1a中，期間驅(qū)動程序?qū)uff 2a的地址信息發(fā)送至DMA控制/狀態(tài)寄存器DMA_Reg2中;當(dāng)Buff 1a寫操作完成時(shí)，MSI中斷控制器產(chǎn)生MSI中斷并通知驅(qū)動，此時(shí)驅(qū)動和DMA控制器同時(shí)切換緩沖區(qū)，即驅(qū)動將緩沖區(qū)切換至Buff 2a,DMA控制器將TLP頭信息切換至DMA_Reg2,如此繼續(xù)傳輸數(shù)據(jù)。

圖7 雙緩沖PCIE操作協(xié)議(寫操作)

將MSI中斷與新緩沖區(qū)配置間的時(shí)間間隔稱為中斷延時(shí)，如圖2和圖7所示。雙緩沖模式的引入消除了中斷延時(shí)的影響，使SRSE在中斷延時(shí)期間仍能傳輸數(shù)據(jù)，節(jié)約了硬件資源，驅(qū)動程序也有更多時(shí)間來處理緩沖區(qū)的數(shù)據(jù)。

4 PCIE調(diào)試與性能

提供了Root Port的Test Bench,它可以模擬PC和驅(qū)動程序，如初始化DMA引擎、產(chǎn)生下行數(shù)據(jù)流并發(fā)送至PCIE設(shè)備，也可以接收來自PCIE設(shè)備的上行數(shù)據(jù)流等，使整個(gè)系統(tǒng)(PCIE核+DMA引擎+DSP核)可以在Modelsim SE環(huán)境下仿真。這大大縮短了開發(fā)周期，提高了開發(fā)效率。功能仿真通過后，使用Xilinx ISE 軟件完成代碼的輸入、綜合、實(shí)現(xiàn)、驗(yàn)證和下載。

硬件平臺為DELL T3400型PC和Xilinx ML605開發(fā)套件。PC端基于Ubuntu 10.10操作系統(tǒng)運(yùn)行驅(qū)動程序，FPGA端DSP核(圖6)通過Matlab Simulink調(diào)用Xilinx元件庫實(shí)現(xiàn)。本文DSP核由32位計(jì)數(shù)器和加法器組成：計(jì)數(shù)器將值寫入TX_FIFO,PC端檢測接收數(shù)據(jù)以驗(yàn)證寫操作(SRSE→PC);同樣地，PC端產(chǎn)生+1計(jì)數(shù)值并將數(shù)據(jù)寫入RX_FIFO,DSP核的加法器用來驗(yàn)證讀操作(PC→SRSE)。

結(jié)語

本文設(shè)計(jì)了基于Xilinx Virtex6 FPGA的通用軟件無線電平臺，利用C語言開發(fā)了基于Linux系統(tǒng)的驅(qū)動程序，利用Verilog語言設(shè)計(jì)基于Xilinx PCIE硬核的雙緩沖DMA控制器。雙緩沖消除了中斷延時(shí)的影響，節(jié)約了硬件資源，提高了數(shù)據(jù)傳輸速度。