優(yōu)化封裝以滿足SerDes應(yīng)用鍵合線封裝規(guī)范

對(duì)于10Gbps及以上數(shù)據(jù)速率的SerDes，每個(gè)數(shù)據(jù)位的單位間隔是隨著近 20～30ps的信號(hào)上升/下降時(shí)間而縮短的。選擇合適的封裝互連結(jié)構(gòu)，有效地傳輸這些信號(hào)已成為最大限度減少信號(hào)完整性問題的重要考慮因素，如串?dāng)_、阻抗不連續(xù)性等。對(duì)于低成本應(yīng)用，鍵合線封裝是替代相對(duì)高端的倒裝芯片封裝的首選方案，但它缺乏執(zhí)行大I/O數(shù)、控制阻抗及為芯片提供有效電源的設(shè)計(jì)靈活性。

本文將討論通過優(yōu)化封裝內(nèi)的阻抗不連續(xù)性和改善其回波損耗性能，以滿足10Gbps SerDes鍵合線封裝規(guī)范。

差分阻抗

一個(gè)典型的SerDes通道包含使用兩個(gè)單獨(dú)互連結(jié)構(gòu)的互補(bǔ)信號(hào)發(fā)射器和接收器之間的信息交換。兩個(gè)端點(diǎn)之間的物理層包括一個(gè)連接到子卡的鍵合線封裝或倒裝芯片封裝的發(fā)射器件。子卡通過一個(gè)連接器插在背板上。背板上的路由通過插入的子卡連接到一個(gè)或一組連接器。采用鍵合線或倒裝芯片封裝的接收芯片也位于這些子卡上。

如果設(shè)計(jì)不合適，一個(gè)通道中的這些多重轉(zhuǎn)換將會(huì)影響信號(hào)完整性性能。在10Gbps及以上，通過最大限度地減少阻抗不連續(xù)性，得到適合的互連設(shè)計(jì)已成為提高系統(tǒng)性能的一個(gè)重要的考慮因素。由于封裝內(nèi)有許多不連續(xù)區(qū)，該收發(fā)器封裝在提高回波損耗性能方面存在一個(gè)重要瓶頸。

SerDes通道設(shè)計(jì)通常為100Ω差分阻抗。由于差分信號(hào)采用奇模傳播，差分對(duì)的每線奇模阻抗都必須是50Ω。差分對(duì)的每線信號(hào)都需要有50Ω的恒阻抗，以盡量減少回波損耗，最大限度地提高性能。

損耗較少的系統(tǒng)的奇模阻抗定義為：

為了優(yōu)化每線阻抗，所有四個(gè)分量都需要平衡，以達(dá)到50Ω阻抗。對(duì)于差分對(duì)，在每一個(gè)單端信號(hào)傳送一對(duì)信號(hào)，L12和C12分量都不存在，Zodd是自L/C的平方根。

一次預(yù)處理封裝

有三個(gè)差分對(duì)的典型的鍵合線封裝的截面如圖1所示。發(fā)射器對(duì)以藍(lán)色顯示，居中的接收器對(duì)為紅色。該封裝基板是一個(gè)傳統(tǒng)的4層基板，頂層有微帶印制線，第二層和第三層是電源/接地，焊球在最后一層。這個(gè)一次預(yù)處理設(shè)計(jì)的優(yōu)化可以滿足基頻數(shù)據(jù)速率下-15dB和一次諧波頻率數(shù)據(jù)速率下-10dB的回波損耗規(guī)范。

圖1 一次預(yù)處理封裝

一個(gè)典型的鍵合線封裝可以分成三個(gè)阻抗區(qū);主要是感應(yīng)鍵合線區(qū)、印制線路由傳輸線區(qū)和電容焊球/通孔區(qū)。

單端和差分TDR響應(yīng)

時(shí)域反射計(jì)(TDR)技術(shù)用來監(jiān)控從芯片到PCB的信號(hào)遇到的阻抗。圖2顯示了作為一個(gè)單端信號(hào)，也可作為一個(gè)差分信號(hào)驅(qū)動(dòng)的差分對(duì)中的每線TDR響應(yīng)。圖1中只有一個(gè)對(duì)用于TDR分析，而其他對(duì)接地，忽略串?dāng)_對(duì)TDR響應(yīng)的影響。

單端TDR曲線顯示了主要電感、后面跟著一小段傳輸線的高阻抗鍵合線區(qū)互連結(jié)構(gòu)，其后面是電容、低阻抗通孔和焊球區(qū)。由于在差分對(duì)鍵合線區(qū)有強(qiáng)大的相互感耦合，當(dāng)相同的結(jié)構(gòu)進(jìn)行差分驅(qū)動(dòng)時(shí)，電感鍵合線尖峰不太明顯。由于差分設(shè)置的互電容增加了一倍，電容dip顯著惡化。消除來自通孔/焊球區(qū)的額外電容是實(shí)現(xiàn)100Ω 差分阻抗的關(guān)鍵。圖2 還顯示了焊點(diǎn)區(qū)的電場(chǎng)(E-field)曲線，以及集中在焊點(diǎn)上的強(qiáng)電場(chǎng)。

圖2 單端和差分TDR曲線