短波擴(kuò)頻猝發(fā)通信系統(tǒng)的DSP+FPGA實現(xiàn)方案

同步序列由48個32位Walsh序列構(gòu)成，采用了級聯(lián)編碼。第一層編碼為沃爾什序列加擾碼。對于沃爾什序列來說，同步情況下的自相關(guān)和互相關(guān)性能很好。但是在非同步的情況下，沃爾什序列的正交性變差，相關(guān)函數(shù)有較大的旁瓣值，造成信號間的干擾。為減小旁瓣值，改善Walsh碼的特性，用擾碼乘以沃爾什序列，得到的新碼作為前導(dǎo)序列的內(nèi)碼，則相關(guān)性能得到改善。第二層是對Walsh序列與48個相位組合的相乘，其中48個相位組合為 /4，3 /4，- /4，-3 /4的排列組合。經(jīng)Matlab仿真取一組使所得到的相關(guān)峰較為理想，如圖2所示。

基于DSP+FPGA的硬件平臺

本系統(tǒng)采用TI公司的高性能浮點(diǎn)數(shù)字信號處理器TMS320VC33和定點(diǎn)的TMS320VC5509兩片DSP芯片作為系統(tǒng)的中央CPU，并采用ALTERA公司的Cyclone系列F

PGA設(shè)計出高速數(shù)字相關(guān)器，用于前端的信號同步與捕獲，三個芯片協(xié)同工作，并以此為主體架構(gòu)系統(tǒng)的整個硬件工作平臺。

主要芯片介紹

TMS320VC33是TI公司推出的高性能浮點(diǎn)運(yùn)算DSP芯片。由于其較高的性能價格比，使其應(yīng)用較為廣泛。它的結(jié)構(gòu)允許它以定點(diǎn)的速率完成浮點(diǎn)操作，因此非常適合于做高速高精度的浮點(diǎn)運(yùn)算，這一優(yōu)點(diǎn)對于像短波信道快速估值等實時性精確度要求特別高的數(shù)字信號處理應(yīng)用顯得尤為重要。TMS320VC5509處理器是TI公司最新推出的高性能低功耗定點(diǎn)數(shù)字信號處理器TMS320C55x系列中的一員。TMS320C55x系列是在C54x系列的基礎(chǔ)上發(fā)展起來的，能與C54x兼容，不僅增加了硬件資源，也優(yōu)化了資源管理。

TMS320VC5509運(yùn)行速度快，還可以進(jìn)行多種并行操作，片內(nèi)外設(shè)資源也比較豐富，與外圍設(shè)備的連接很方便，所以非常適合用來作控制用。根據(jù)上述兩種處理器的特點(diǎn)，綜合考慮系統(tǒng)的設(shè)計要求，我們把TMS320VC5509作為系統(tǒng)的主處理器，而TMS320VC33作為其協(xié)處理器。

本文是采用Cyclone系列芯片來實現(xiàn)數(shù)字相關(guān)器對采樣點(diǎn)值進(jìn)行一次相關(guān)，將相關(guān)結(jié)果送給中央處理器DSP，進(jìn)行下一步的同步和解擴(kuò)等處理。ALTERA公司的Cyclone器件具有專用電路，可以實現(xiàn)雙數(shù)據(jù)率(DDR)SDRAM和FCRAM接口。Cyclone器件最多有兩個鎖相環(huán)(PLL)，共有六個輸出和四種層次化結(jié)構(gòu)，為復(fù)雜設(shè)計提供了強(qiáng)大的時鐘管理電路。

系統(tǒng)硬件模型框圖及概述

首先從電臺接收過來的基帶擴(kuò)頻信號是差分輸入的，先經(jīng)過一個1:1的隔離變壓器變?yōu)閱味溯敵觯俳?jīng)過運(yùn)放將其抬高到直流電平以上，低通濾波后送到模數(shù)轉(zhuǎn)換器AD7492進(jìn)行采樣處理，采樣結(jié)果在FPGA中鎖存，并在FPGA內(nèi)部進(jìn)行希爾伯特變換和相關(guān)處理。在一個樣點(diǎn)間隔內(nèi)，進(jìn)行當(dāng)前樣點(diǎn)值的希爾伯特變換，同時并行地進(jìn)行前一個樣點(diǎn)的相關(guān)運(yùn)算。將相關(guān)結(jié)果分成四個部分，鎖存在對應(yīng)的四個地址中，由TMS320VC5509分四次依次讀取。由TMS320VC5509和TMS320VC33完成信號的捕獲和碼元的判決。將處理好的數(shù)據(jù)通過TMS320VC5509送到數(shù)模轉(zhuǎn)換器TLV5619中進(jìn)行數(shù)模轉(zhuǎn)換，轉(zhuǎn)換得到的模擬信號經(jīng)過低通濾波和運(yùn)放放大以后，再通過同樣的一個1:1的隔離變壓器變?yōu)椴罘州敵鏊偷綌U(kuò)頻電臺。如圖3所示為系統(tǒng)的核心部分。