基于FPGA的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)

設(shè)在某一次預(yù)置門控時(shí)間Tc中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Nb，則根據(jù)閘門時(shí)間相等，可得出公式(1)：

2 頻率計(jì)的VHDL設(shè)計(jì)

本設(shè)計(jì)采用ALTERA公司的FPGA芯片EPF10K10，該芯片管腳間的延遲為5 ns，即頻率為200 MHz，應(yīng)用標(biāo)準(zhǔn)化的硬件描述語(yǔ)言VHDL有非常豐富的數(shù)據(jù)類型，他的結(jié)構(gòu)模型是層次化的，利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型，對(duì)復(fù)雜的數(shù)字系統(tǒng)進(jìn)行邏輯設(shè)計(jì)并用計(jì)算機(jī)仿真，逐步完善后進(jìn)行自動(dòng)綜合生成符合要求的、在電路結(jié)構(gòu)上可實(shí)現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設(shè)計(jì)任務(wù)。下面給出該頻率計(jì)基于EPF10K10的VHDL描述源程序：