基于FPGA的多功能數(shù)字鐘設(shè)計(jì)

作者：時(shí)間：2012-11-21 來(lái)源：網(wǎng)絡(luò)

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2．3 譯碼顯示模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
譯碼顯示模塊采用原理圖方式實(shí)現(xiàn)。本設(shè)計(jì)選用的FPGA開(kāi)發(fā)板設(shè)有6位8段共陽(yáng)極數(shù)碼管，并采用動(dòng)態(tài)顯示方式。計(jì)時(shí)模塊輸出秒低位、秒高位、分低位、分高位、時(shí)低位、時(shí)高位共6x4路信號(hào)，經(jīng)由74151數(shù)據(jù)選擇器選擇1×4路信號(hào)，該信號(hào)通過(guò)74248顯示譯碼器得到驅(qū)動(dòng)8段數(shù)碼管的1組段選信號(hào)(段碼)。同時(shí)，2 kHz方波信號(hào)經(jīng)由74160分頻得到3路信號(hào)，驅(qū)動(dòng)74151及74138 3：8譯碼器產(chǎn)生位選信號(hào)(位碼)。
2．4 整點(diǎn)報(bào)時(shí)模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
整點(diǎn)報(bào)時(shí)模塊根據(jù)秒計(jì)數(shù)器、分計(jì)數(shù)器輸出的數(shù)值決定是否報(bào)時(shí)，當(dāng)時(shí)間為59分53秒、55秒、57秒時(shí)，報(bào)時(shí)頻率為512Hz；當(dāng)時(shí)間為59分59秒時(shí)，報(bào)時(shí)頻率為1 kHz。不同頻率的信號(hào)通過(guò)蜂鳴器產(chǎn)生不同音調(diào)的蜂鳴聲。報(bào)時(shí)模塊使能時(shí)，計(jì)時(shí)模塊輸出信號(hào)如表1所示。

本文引用地址：http://butianyuan.cn/article/189757.htm

2．5 世界時(shí)鐘模塊的工作原理及設(shè)計(jì)實(shí)現(xiàn)
本設(shè)計(jì)中加入了世界時(shí)鐘模塊，能夠?qū)⒈本r(shí)間快速轉(zhuǎn)換為格林威治標(biāo)準(zhǔn)時(shí)。北京位于東八區(qū)，格林威治位于本初子午線附近，北京時(shí)間比格林威治標(biāo)準(zhǔn)時(shí)快8小時(shí)，要完成時(shí)間轉(zhuǎn)換，需要將北京時(shí)間減去8小時(shí)，在24進(jìn)制中相當(dāng)于加16小時(shí)?；诖嗽O(shè)計(jì)加法和比較電路。在時(shí)計(jì)數(shù)器輸出信號(hào)的基礎(chǔ)上，利用74283四位全加器將時(shí)低位加6(01102)，時(shí)高位加1(0001 2)。由于74283四位全加器為16進(jìn)制，而時(shí)較器判斷計(jì)算結(jié)果是否大于9，若結(jié)果大于9，則需要在此基礎(chǔ)上繼續(xù)加6，將結(jié)果修正為十進(jìn)制，過(guò)程中產(chǎn)生的進(jìn)位信號(hào)作為時(shí)高位的CIN信號(hào)；若結(jié)果小于9，則可直接輸出。第一級(jí)加法和比較電路如圖2所示。完成時(shí)低位加6，時(shí)高位加1的變換后，需要判斷變換后的時(shí)間是否大于24。若大于24，則需要減24；若小于24，則可直接輸出。世界時(shí)間轉(zhuǎn)換流程圖如圖3所示。

3 結(jié)束語(yǔ)
在QuartusⅡ開(kāi)發(fā)環(huán)境中完成上述各模塊的原理圖設(shè)計(jì)和程序編寫(xiě)，并對(duì)設(shè)計(jì)好的電路進(jìn)行編譯、仿真，得到的仿真波形符合設(shè)計(jì)要求。根據(jù)所采用的硬件平臺(tái)，在頂層電路中進(jìn)行管腳分配、再編譯。然后將編譯好的目標(biāo)文件下載到FPGA開(kāi)發(fā)板中進(jìn)行驗(yàn)證和調(diào)試。測(cè)試結(jié)果，數(shù)碼管能夠正確顯示計(jì)時(shí)時(shí)間，能夠通過(guò)按鍵調(diào)整時(shí)間，整點(diǎn)報(bào)時(shí)和世界時(shí)鐘均能夠正常工作，實(shí)驗(yàn)結(jié)果符合設(shè)計(jì)要求。