基于CPLD的串并轉(zhuǎn)換和高速USB通信設(shè)計(jì)

濾波和抗干擾是任何智能儀器系統(tǒng)都必須考慮的問題。在傳統(tǒng)的應(yīng)用系統(tǒng)中，濾波部分往往要占用較多的軟件資源和硬件資源。復(fù)雜可編程邏輯器件(CPLD)的出現(xiàn)，為解決這一問題開辟了新的途徑，采用CPLD實(shí)現(xiàn)濾波是一種高效可靠的方法。介紹了利用MAX+PLUSII對(duì)CPLD編程來(lái)實(shí)現(xiàn)對(duì)傳感器和按鍵信號(hào)濾波和抗干擾。該方法已在產(chǎn)品開發(fā)中獲得了成功應(yīng)用。

關(guān)鍵詞： 復(fù)雜可編程邏輯器件 濾波 抗干擾

1 濾波和抗干擾概述

單片機(jī)應(yīng)用系統(tǒng)的輸入信號(hào)常含有種種噪聲和干擾，它們來(lái)自被測(cè)信號(hào)源、傳感器、外界干擾源等。為了提高測(cè)量和控制精度，必須消除信號(hào)中的噪聲和干擾。噪聲有兩大類：一類為周期性的;另一類為不規(guī)則的。前者的典型代表為50Hz的工頻干擾，一般采用硬件濾波，使用積分時(shí)間等于20ms的整數(shù)倍的雙積分A/D轉(zhuǎn)換器，可有效地消除其對(duì)信號(hào)的影響。后者為隨機(jī)信號(hào)，它不是周期信號(hào)，可用數(shù)字濾波方法予以消弱或?yàn)V除。所謂數(shù)字濾波，就是通過(guò)一定的計(jì)算或判斷程序來(lái)減少干擾信號(hào)在有用信號(hào)中的比重，故實(shí)際上它是一種軟件濾波。硬件濾波具有效率高的優(yōu)點(diǎn)，但要增加系統(tǒng)的投資和設(shè)備的體積，當(dāng)干擾的性質(zhì)改變時(shí)我們往往不得不重新搭接電路;軟件濾波是用程序?qū)崿F(xiàn)的，不需要增加設(shè)備，故投資少、可靠性高、穩(wěn)定性好，并且可以對(duì)頻率很低的信號(hào)實(shí)行濾波，隨著干擾的性質(zhì)改變只需修改軟件即可，具有靈活、方便、功能強(qiáng)的優(yōu)點(diǎn)，但要占用系統(tǒng)資源、降低系統(tǒng)的工作效率。一個(gè)傳統(tǒng)的實(shí)際系統(tǒng)，往往采用軟件和硬件相結(jié)合的濾波方法，這種結(jié)合是在兩者的優(yōu)缺點(diǎn)之間尋找一個(gè)平衡點(diǎn)。

硬件抗干擾主要采用隔離技術(shù)、雙絞線傳輸、阻抗匹配等措施抑制干擾。常用的隔離措施有采用A/D、D/A與單片機(jī)進(jìn)行隔離以及用繼電器、光電隔離器、光電隔離固態(tài)繼電器(SSR)等隔離器件對(duì)開關(guān)量進(jìn)行隔離。

軟件抗干擾主要利用干擾信號(hào)多呈毛刺狀、作用時(shí)間短等特點(diǎn)。因此，在采集某一狀態(tài)信號(hào)時(shí)，可多次重復(fù)采集，直到連續(xù)兩次或多次采集結(jié)果完全一致時(shí)才視為有效。若多次采集后，信號(hào)總是變化不定，可停止采集，給出報(bào)警信號(hào)。如果狀態(tài)信號(hào)是來(lái)自各類開關(guān)型狀態(tài)傳感器，對(duì)這些信號(hào)采集不能用多次平均方法，必須完全一致才行。在滿足實(shí)時(shí)性要求的前提下，如果在各次采集狀態(tài)信號(hào)之間增加一段延時(shí)，效果會(huì)更好，能對(duì)抗較寬的干擾。對(duì)于每次采集的最高次數(shù)限額和連續(xù)相同次數(shù)均可按實(shí)際情況適當(dāng)調(diào)整。對(duì)于擾亂CPU的干擾，可以采取指令冗余和軟件陷阱等抗干擾技術(shù)加以抑制。

2 利用CPLD實(shí)現(xiàn)數(shù)字濾波及抗干擾

這里介紹的采用CPLD實(shí)現(xiàn)信號(hào)濾波及抗干擾的方法已經(jīng)在智能儀器泵沖測(cè)量?jī)x的開發(fā)中得到驗(yàn)證。下面就如何采用CPLD對(duì)系統(tǒng)的四路外部傳感器脈沖信號(hào)和四路按鍵信號(hào)實(shí)現(xiàn)濾波、鎖存、中斷申請(qǐng)等功能進(jìn)行闡述。

2.1 傳感器信號(hào)濾波

由于要對(duì)傳感器信號(hào)進(jìn)行數(shù)字濾波，CPLD要引入時(shí)鐘信號(hào)。因而我們對(duì)CPLD定義一輸入端clki，作為數(shù)字濾波器的計(jì)數(shù)脈沖輸入端。clki由單片機(jī)定時(shí)器1定時(shí)產(chǎn)生500Hz脈沖。以一路為例，泵沖信號(hào)濾波部分如圖1所示。

摘 要：CPLD可編程技術(shù)具有功能集成度高、設(shè)計(jì)靈活、開發(fā)周期短、成本低等特點(diǎn)。介紹基于ATMEL　公司的CPLD芯片ATF1508AS設(shè)計(jì)的串并轉(zhuǎn)換和高速USB及其在高速高精度數(shù)據(jù)采集系統(tǒng)中的應(yīng)用。

關(guān)鍵詞：CPLD 串并轉(zhuǎn)換 USB

可編程邏輯器件(PLD)是20世紀(jì)70年代在ASIC設(shè)計(jì)的基礎(chǔ)上發(fā)展起來(lái)的一種劃時(shí)代的新型邏輯器件。自PLD器件問世以來(lái)，制造工藝上采用TTL、CMOS、ECL及靜態(tài)RAM技術(shù)，器件類型有PROM、EPROM、E2PROM、FPLA、PAL、GAL、PML及LCA等。PLD在性能和規(guī)模上的發(fā)展，主要依賴于制造工藝的不斷改進(jìn)，高密度PLD是VLSI集成工藝高度發(fā)展的產(chǎn)物。80年代末，美國(guó)ALTERA和XILINX公司采用EECMOS工藝，分別推出大規(guī)模和超大規(guī)模的復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程邏輯門陣列器件(FPGA)。這種芯片在達(dá)到高集成度的同時(shí)，所具有的應(yīng)用靈活性和多組態(tài)功能是以往的LSI/VLSI電路無(wú)法比擬的。自從跨入90年代以來(lái)，可編程邏輯器件CPLD/FPGA得到了飛速發(fā)展，向高集成度、高速度和低價(jià)位方向不斷邁進(jìn);不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線編程等高級(jí)特性;其應(yīng)用領(lǐng)域不斷擴(kuò)大，可用于狀態(tài)機(jī)、同步、譯碼、解碼、計(jì)數(shù)、總線接口、串并轉(zhuǎn)換等很多方面，而且在信號(hào)處理領(lǐng)域的應(yīng)用也活躍起來(lái)。使用CPLD可以提高系統(tǒng)集成度、降低噪聲、增強(qiáng)系統(tǒng)可靠性并降低成本。

本文主要介紹ATMEL公司的CPLD芯片ATF1508AS的特點(diǎn)及應(yīng)用。ATF1508AS是利用ATMEL成熟的電擦除技術(shù)實(shí)現(xiàn)的高性能、高密度的復(fù)雜可編程邏輯器件(CPLD)，與ALTERA公司的EPM7000系列引腳完全兼容;可以將EPM7000的POF文件轉(zhuǎn)換為適合ATF1508AS的工業(yè)標(biāo)準(zhǔn)JEDEC編程文件，下載到ATF1508AS芯片中。

1 ATF1508AS的特點(diǎn)

ATF1508AS是利用ATMEL成熟的電擦除技術(shù)實(shí)現(xiàn)的高性能、高密度的復(fù)雜可編程邏輯器件(CPLD)。它有128個(gè)邏輯宏單元和最大100個(gè)輸入，能很容易地集成一系列TTL、SSI、MSI、LSI和傳統(tǒng)PLD的邏輯功能。ATF1508AS的增強(qiáng)型路由開關(guān)矩陣增加了可用的門數(shù)和設(shè)計(jì)改變時(shí)引腳鎖定的成功率，這是非常重要的。ATF1508AS有96個(gè)雙向I/O引腳和4個(gè)輸入引腳。這4個(gè)輸入引腳也可以用于全局控制信號(hào)、全局寄存器時(shí)鐘、全局復(fù)位和全局輸出允許。

128個(gè)宏單元中的每一個(gè)都產(chǎn)生一個(gè)隱藏的反饋回路到全局總線，每一個(gè)輸入引腳、I/O引腳也都匯入全局總線。每個(gè)邏輯塊的開關(guān)矩陣從全局總線中選擇40個(gè)獨(dú)立的信號(hào)，每一個(gè)宏單元也產(chǎn)生一個(gè)返送邏輯項(xiàng)到局部總線。宏單元之間的級(jí)聯(lián)邏輯可以快速有效地實(shí)現(xiàn)復(fù)雜的邏輯功能。ATF1508AS包括八個(gè)這樣的邏輯鏈，每一個(gè)都能通過(guò)扇入最多40個(gè)乘積項(xiàng)實(shí)現(xiàn)邏輯項(xiàng)求和。

ATF1508AS是在系統(tǒng)編程(ISP)器件。它用工業(yè)標(biāo)準(zhǔn)的4腳JTAG接口(IEEE標(biāo)準(zhǔn)1149.1)，完全與JTAG的邊界掃描描述語(yǔ)言(BSDL)兼容。ISP允許器件不用從印刷電路板上拿走就可編程;除簡(jiǎn)化生產(chǎn)流程外，ISP也允許通過(guò)軟件進(jìn)行設(shè)計(jì)修改。

ATF1508AS的引腳保持電路提供對(duì)所有輸入和I/O引腳的設(shè)置。當(dāng)任何引腳驅(qū)動(dòng)到高電平或低電平，緊接著引腳被懸空時(shí)，引腳將保持先前的高電平或低電平狀態(tài)。這種電路防止沒有用到的輸入和I/O線懸空而成為中間的電壓值，這會(huì)導(dǎo)致不必要的功耗和系統(tǒng)噪聲。引腳保持電路去除了對(duì)外部上拉電阻的需要和直流功耗。

ATF1508AS的加密特性可以保護(hù)ATF1508AS的設(shè)計(jì)內(nèi)容。兩個(gè)字節(jié)(16位)的用戶信號(hào)可被用戶存取，能存放工程名、部件號(hào)、版本或日期等，而且用戶信號(hào)的存取不受加密熔絲的狀態(tài)影響。

ATF1508AS具有上電復(fù)位特性。在上電期間，所有的I/O引腳將為三態(tài)，直到VCC到達(dá)上電電壓，這樣可防止在上電期間發(fā)生總線競(jìng)爭(zhēng)。ATF1508AS的寄存器設(shè)計(jì)成在上電時(shí)復(fù)位，從VCC上升到VRST后的微小的延時(shí)，所有的寄存器將復(fù)位到低電平，輸出狀態(tài)要根據(jù)緩沖器的極性設(shè)置。這種特性對(duì)于狀態(tài)機(jī)的初始化是比較關(guān)鍵的。