基于FPGA的一種高速圖形幀存設(shè)計(jì)

2.2 控制模塊

幀存控制器的控制模塊產(chǎn)生體選擇信號Sel和上電清屏?xí)r序信號Clear，控制模塊的結(jié)構(gòu)框圖如圖3所示。圖中，/VSYNC是場同步信號，該信號經(jīng)過一個微分電路，產(chǎn)生一個像素時鐘周期寬的使能脈沖信號，控制計(jì)數(shù)器的計(jì)數(shù)使能。計(jì)數(shù)器為一模2計(jì)數(shù)器，Sel信號為場同步信號/VSYNC的四分頻，在出現(xiàn)兩個場同步信號之后，才切換幀存，即兩個幀存使用的順序是：AABBAA...這種控制方式類似于電影遮光板的設(shè)計(jì)思想，使一幅畫面在屏幕上重復(fù)出現(xiàn)兩次，從而在25Hz的幀頻時能獲得50Hz的場頻，使系統(tǒng)視頻帶寬增加一倍。如當(dāng)場頻50Hz時，圖形處理器可以有40ms的時間處理一幀圖形數(shù)據(jù)。圖4為幀存控制時序圖，Clear信號的產(chǎn)生過程如下：系統(tǒng)上電時，RST信號高一段時間(系統(tǒng)邏輯復(fù)位)后變低，在RST的下降沿，ClearA變高，此時場同步低電平有效信號還沒到，ClearB為高，Clear為高，系統(tǒng)開始清屏?xí)r序。當(dāng)對兩個幀存的清屏工作結(jié)束時，場同步信號/VSYNC有效，該信號將0電平鎖存輸出，ClearB為低，Clear為低，系統(tǒng)開始在Sel控制下工作。從控制模塊框圖中可以看到，Clear信號僅僅在上電復(fù)位信號RST結(jié)束時(下降沿)才變?yōu)楦?，持續(xù)一個場周期之后，Clear信號將一直為低，把控制權(quán)交給Sel體切換信號?？刂颇K的VHDL代碼及相應(yīng)的時序仿真圖如圖5所示(Modelsim5.5FSE仿真器仿真)。