基于FPGA 的UART 擴(kuò)展總線(xiàn)設(shè)計(jì)和應(yīng)用

摘要：現(xiàn)在嵌入式系統(tǒng)的功能越來(lái)越集合化,需要控制大量外設(shè)。外設(shè)模塊普遍采用UART作為通信接口,但是通常處理器都會(huì)自帶一個(gè)UART串口。實(shí)際應(yīng)用中一個(gè)串口往往不夠用,需要對(duì)系統(tǒng)進(jìn)行擴(kuò)展。本文所介紹的就是以FPGA為實(shí)現(xiàn)方式的UART擴(kuò)展總線(xiàn)設(shè)備的邏輯設(shè)計(jì)以及相關(guān)的驅(qū)動(dòng)程序的設(shè)計(jì)。

1 引言

在嵌入式領(lǐng)域，由于UART 具有操作簡(jiǎn)單、工作可靠、抗干擾強(qiáng)、傳輸距離遠(yuǎn)(組成 485 網(wǎng)絡(luò)可以傳輸1,200 米以上)，設(shè)計(jì)人員普遍認(rèn)為UART 是從CPU 或微控制器向系統(tǒng)的 其他部分傳輸數(shù)據(jù)的最佳方式，因此它們被大量地應(yīng)用在工業(yè)、通信和家電控制等嵌入式領(lǐng) 域。而通常處理器都會(huì)自帶一個(gè)UART 串口，實(shí)際應(yīng)用中一個(gè)串口往往不夠用，需要進(jìn)行 UART 串口擴(kuò)展。而本文在分析了片內(nèi)總線(xiàn)技術(shù)和UART 的工作原理的基礎(chǔ)上了實(shí)現(xiàn)UART 總線(xiàn)設(shè)備的設(shè)計(jì)，使主控芯片可以控制4~6 個(gè)外圍設(shè)備。

本文中的嵌入式系統(tǒng)由AT91ARM9200 處理器、Linux 操作系統(tǒng)和ALTERA 公司的 ACEX 系列的EP1K 所組成。

2 EP1K 的邏輯設(shè)計(jì)

設(shè)計(jì)所要實(shí)現(xiàn)的功能是 AT91ARM9200 處理器通過(guò)EP1K 控制多個(gè)帶有UART 接口的 外設(shè)。EP1K 中包含了多個(gè)邏輯模塊如圖1 所示，為了實(shí)現(xiàn)多個(gè)模塊間的互聯(lián)就需要片內(nèi)總 線(xiàn)的支持，而本文采用的是WISHBONE 片內(nèi)總線(xiàn)規(guī)范。

2.1 WISHBONE 總線(xiàn)設(shè)計(jì)

WISHBONE采用主從結(jié)構(gòu)，也稱(chēng)之為SLAVE/MASTER 結(jié)構(gòu)。主單元MASTER 是發(fā)起 與從單元SLAVE 之間的數(shù)據(jù)傳輸，MASTER 和SLAVE 通過(guò)握手協(xié)議來(lái)實(shí)現(xiàn)可靠通信的。

WISHBONE 總線(xiàn)架構(gòu)提供了四種不同的互聯(lián)方式：點(diǎn)對(duì)點(diǎn)（Point-to-point）、數(shù)據(jù)流（Data flow）、共享總線(xiàn)（Shared bus）和交叉開(kāi)關(guān)（Crossbar switch）。為了實(shí)現(xiàn)單個(gè)MASTER 和多個(gè)SLAVE 的設(shè)計(jì)要求，同時(shí)要求總線(xiàn)結(jié)構(gòu)占用較少的邏輯單元，所以采用了共享總線(xiàn) 的互聯(lián)方式。

共享總線(xiàn)應(yīng)包括 MASTER、SLAVE、INTERCON 和SYSCON 四個(gè)部分。MASTER 和 SLAVE 是實(shí)現(xiàn)總線(xiàn)信號(hào)與IP 核的信號(hào)轉(zhuǎn)換，INTERCON 用于MATER 和Slave 的信號(hào)互聯(lián)， 而SYSCON 則提供穩(wěn)定的時(shí)鐘信號(hào)和復(fù)位信號(hào)。總線(xiàn)邏輯結(jié)構(gòu)如圖2 所示，因?yàn)橹挥幸粋€(gè) MASTER，設(shè)計(jì)時(shí)就省略了對(duì)總線(xiàn)使用權(quán)的總裁。MASTER 的地址和數(shù)據(jù)總線(xiàn)分別與四個(gè) SLAVE 相聯(lián)，其它的控制信號(hào)也都是直接相連，而SLAVE 的選通是通過(guò)stb 信號(hào)實(shí)現(xiàn)。 SLAVE 的stb 信號(hào)是由地址譯碼產(chǎn)生SLAVE 選擇信號(hào)s_sel、m_cyc 和m_stb 三個(gè)信號(hào)相與 的結(jié)果。所選通的SLAVE 將ack 信號(hào)置1 表明一個(gè)數(shù)據(jù)傳輸周期的正常結(jié)束并將數(shù)據(jù)鎖存 或發(fā)送到總線(xiàn)上，而err 信號(hào)置1 表示非正常結(jié)束，rty 信號(hào)置1 表示要求數(shù)據(jù)重發(fā)。

圖 2 WISHBONE 總線(xiàn)的邏輯結(jié)構(gòu)圖

總線(xiàn)的詳細(xì)設(shè)計(jì)過(guò)程請(qǐng)參考 WISHBONE SoC Architecture Specification, Revision B.3，而 MASTER 和SLAVE 的設(shè)計(jì)可以參考OpenCores 的網(wǎng)站上相關(guān)設(shè)計(jì)。