基于FPGA的電子穩(wěn)像系統(tǒng)的設(shè)計

DISCLK為視頻顯示時鐘，頻率為25MHz，首先輸入到模等于800的像素計數(shù)器中，輸出的計數(shù)值與一個預(yù)先設(shè)好的比較器進(jìn)行比較，當(dāng)計數(shù)器的值大于160時，輸出高電平，反之輸出低電平，作為行同步信號;同理，利用一個模等于525的計數(shù)器對行同步信號進(jìn)行計數(shù)和一個閾值為45的比較器可以產(chǎn)生所需要的場同步脈沖VS。

產(chǎn)生的行、場同步信號和像素顯示時鐘分別被送到兩個地址發(fā)生器中，產(chǎn)生所需要的控制幀存儲器的地址信號。由于前面介紹的幀存控制器中采用為每行數(shù)據(jù)提供1024個存儲空間的辦法，因此在數(shù)據(jù)讀出時也要進(jìn)行相應(yīng)管理。低位地址發(fā)生器產(chǎn)生的地址數(shù)據(jù)與一個比較器進(jìn)行比較。當(dāng)?shù)刂沸∮?40時，幀存儲器的讀信號MEMRD位低電平有效，否則無效，這樣有效像素數(shù)據(jù)就被完整地提出。由于VGA是一個模擬的接口標(biāo)準(zhǔn)，RGB彩色信息需要輸入模擬量，因此幀存儲器輸出的數(shù)字信息還要經(jīng)過D/A變換。系統(tǒng)先用飛利浦公司出品的TDA8771AH，它內(nèi)部集成了三個視頻D/A轉(zhuǎn)換器，基于電阻網(wǎng)絡(luò)架構(gòu)，轉(zhuǎn)換速率最高可達(dá)35MHz。由于它專用于數(shù)字電視、視頻處理等相關(guān)領(lǐng)域，因此使用十分簡單，只需要提供24bit數(shù)字信息和一個轉(zhuǎn)換時鐘即可。VGA控制器原理圖如圖7所示。

2 系統(tǒng)集成

綜上所述，完整的電子穩(wěn)像系統(tǒng)結(jié)構(gòu)如圖8所示。攝像頭輸入的信號采用PAL制式，經(jīng)過視頻處理接口后形成RGB565格式的數(shù)字視頻信號和控制信息;幀存控制器作為整個平臺的核心，在將數(shù)據(jù)寫入幀存儲器的同時，對數(shù)字化的圖像信息進(jìn)行去隔行處理，再將數(shù)據(jù)讀出送往VGA控制器時進(jìn)行放大變換。VGA控制器則負(fù)責(zé)將數(shù)據(jù)按照VGA標(biāo)準(zhǔn)時序送往顯示器上。

在該平臺上實現(xiàn)了文獻(xiàn)中K0等人提出的一種最簡單的基本位平面的電子穩(wěn)像算法，對于8位的灰度圖像，可以表示為：利用第4層進(jìn)行運算，其依據(jù)是在多幀圖像進(jìn)行BPM運算后發(fā)現(xiàn)，該層的誤差結(jié)果較平滑。然而，K0的BMP-b4算法在不同的圖像序列和信噪比的情況下，并不能總得到一個最優(yōu)解;在某些情況下，b4、b5或b6會得到更好的結(jié)果。

目前資料顯示電子穩(wěn)像技術(shù)作為近年新興技術(shù)還處于試驗研究階段，因其適用范圍廣闊而展現(xiàn)了樂觀的研發(fā)前景。