一種基于FPGA的慢門限恒虛警處理電路設(shè)計
加入技術(shù)交流群
2．1 時序產(chǎn)生模塊
利用10 MHz時鐘產(chǎn)生τ脈沖RM；在休止期128 τ處產(chǎn)生平均值打入脈沖RM128和清除脈沖RST128。原理圖如圖3所示。本文引用地址：http://butianyuan.cn/article/190185.htm
2．2 求噪聲平均值模塊
當(dāng)休止期時，選8位I／Q信號幅度值進(jìn)行累加，并對累加值進(jìn)行鎖存，當(dāng)累加128個單元后取出平均值用RM128打入存儲器鎖存輸出作為第一門限值，然后清除脈沖RST128清除累加值。取平均值方法：128個單元8位I／Q信號幅度值累加最大能達(dá)到15位數(shù)，平均值即為高8位值，所以取累加值的高8位作為平均值即可，原理如圖4所示。
2．3 減法運(yùn)算及比較模塊
在工作期選取8位I／Q信號幅度值一方面與噪聲平均值比較，另一方面減去噪聲平均值再與人工門限比較，如果兩次比較都為大于，則輸出 1 bit過門限信號。原理圖如圖5所示。
3 仿真
慢門限恒虛警處理電路仿真波形如圖6所示。PM=‘1’時為休止期，PM=‘0’時為工作期；為使仿真波形更直觀、易理解，休止期恒取8位I／Q信號幅度值X[8．．1]=“33”，128單元后送出平均值C[8．．1]=“33”；人工門限為恒定門限，此處設(shè)為K[8．．1]=“44”；在工作期，當(dāng)X[8．．1]=“66”和“44”時，66-3344、44-3344故1 bit=‘0’，當(dāng)X[8．．1]=“DC”時，DC>33，DC-33>44連續(xù)通過兩道門限故1 bit=‘1’。
4 結(jié)束語
以上是在MaxplusⅡ環(huán)境中設(shè)計、編譯、仿真。一般為減少積累單元數(shù)和存儲計數(shù)設(shè)備，采用降低第一門限以達(dá)到高虛警率，而后面采用較高的人工門限以保證工作時的低虛警概率。該慢門限恒虛警處理電路的設(shè)計成功，為設(shè)計此類型電路提供了借鑒。采用8位二進(jìn)制值累加128次，取高8位作為平均值的方法，使得電路易于實現(xiàn)，該方法簡單、可靠。
評論