高速PCB中的信號回流及跨分割

本文介紹的處理方法在國內(nèi)外很多高速PCB電路里都有應用的.

這里簡單構造了一個“場景”，結合下圖介紹一下地回流和電源回流以及一些跨分割問題。為方便作圖，把層間距放大。

IC1為信號輸出端，IC2為信號輸入端(為簡化PCB模型，假定接收端內(nèi)含下接電阻)第三層為地層。IC1和IC2的地均來自于第三層地層面。頂層右上角為一塊電源平面，接到電源正極。C1和C2分別為IC1、IC2的退耦電容。圖上所示的芯片的電源和地腳均為發(fā)、收信號端的供電電源和地。

在低頻時，如果S1端輸出高電平，整個電流回路是電源經(jīng)導線接到VCC電源平面，然后經(jīng)橙色路徑進入IC1，然后從S1端出來，沿第二層的導線經(jīng)R1端進入IC2，然后進入GND層，經(jīng)紅色路徑回到電源負極。

但在高頻時，PCB所呈現(xiàn)的分布特性會對信號產(chǎn)生很大影響。我們常說的地回流就是高頻信號中經(jīng)常要遇到的一個問題。當S1到R1的信號線中有增大的電流時，外部的磁場變化很快，會使附近的導體感應出一個反向的電流。如果第三層的地平面是完整的地平面的話，那么會在地平面上會有一個藍色虛線標示的電流；如果TOP層有一個完整的電源平面的話，也會在頂層有一個沿藍色虛線的回流。此時信號回路有最小的電流回路，向外輻射的能量最小，耦合外部信號的能力也最小。(高頻時的趨膚效應也是向外輻射能量最小，原理是一樣的。)

由于高頻信號電平和電流變化都很快，但是變化周期短，需要的能量并不是很大，所以芯片是和離芯片最近的退耦電容取電的。當C1足夠大，而且反應又足夠快(有很低的ESR值，通常用瓷片電容。瓷片電容的ESR遠低于鉭電容。)，位于頂層的橙色路徑和位于GND層的紅色路徑可以看成是不存在的(存在一個和整板供電對應的電流，但不是與圖示信號對應的電流)。

因此，按圖中構造的環(huán)境，電流的整個通路是：由C1的正極->IC1的VCC->S1->L2信號線->R1->IC2的GND->過孔->GND層的黃色路徑->過孔->電容負極?？梢钥吹?，電流的垂直方向有一個棕色的等效電流，中間會感應出磁場，同時，這個環(huán)面也能很容易的耦合到外來的干擾。如果和圖中信號為一條時鐘信號，并行有一組8bit的數(shù)據(jù)線，由同一芯片的同一電源供電，電流回流途徑是相同的。如果數(shù)據(jù)線電平同時同向翻轉的話，會使時鐘上感應一個很大的反向電流，如果時鐘線沒有良好的匹配的話，這個串擾足以對時鐘信號產(chǎn)生致命影響。這種串擾的強度不是和干擾源的高低電平的絕對值成正比，而是和干擾源的電流變化速率成正比，對于一個純阻性的負載來說，串擾電流正比于dI/dt=dV/(T10%-90%*R)。式中的dI/dt (電流變化速率)、dV(干擾源的擺幅)和R(干擾源負載)都是指干擾源的參數(shù)(如果是容性負載的話，dI/dt是與T10%-90%的平方成反比的。)。從式中可以看出，低速的信號未必比高速信號的串擾小。也就是我們說的：1kHZ的信號未必是低速信號，要綜合考慮沿的情況。對于沿很陡的信號，是包含很多諧波成分的，在各倍頻點都有很大的振幅。因此，在選器件的時候也要注意一下，不要一味選開關速度快的芯片，不僅成本高，還會增加串擾以及EMC問題。

任何相鄰的電源層或其它的平面，只要在信號兩端有合適的電容提供一個到GND的低電抗通路，那么這個平面就可以作為這個信號的回流平面。在平常的應用中，收發(fā)對應的芯片IO電源往往是一致的，而且各自的電源與地之間一般都有0.01-0.1uF的退耦電容，而這些電容也恰恰在信號的兩端，所以該電源平面的回流效果是僅次于地平面的。而借用其他的電源平面做回流的話，往往不會在信號兩端有到地的低電抗通路。這樣，在相鄰平面感應出的電流就會尋找最近的電容回到地。如果這個“最近的電容”離始端或終端很遠的話，這個回流也要經(jīng)過“長途跋涉”才能形成一個完整的回流通路，而這個通路也是相鄰信號的回流通路，這個相同的回流通路和共地干擾的效果是一樣的，等效為信號之間的串擾。

對于一些無法避免的跨電源分割的情況，可以在跨分割的地方跨接電容或RC串聯(lián)構成的高通濾波器(如10歐電阻串680p電容，具體的值要依自己的信號類型而定，即要提供高頻回流通路，又要隔離相互平面間的低頻串擾)。這樣可能會涉及到在電源平面之間加電容的問題，似乎有點滑稽，但肯定是有效的。如果一些規(guī)范上不允許的話，可以在分割處兩平面分別引電容到地。

對于借用其它平面做回流的情況，最好能在信號兩端適當增加幾個小電容到地，提供一個回流通路。但這種做法往往難以實現(xiàn)。因為終端附近的表層空間大多都給匹配電阻和芯片的退耦電容占據(jù)了。