基于FPGA的串行外圍接口SPI設(shè)計(jì)與實(shí)現(xiàn)

摘要： SPI 總線(xiàn)是一個(gè)同步串行接口的數(shù)據(jù)總線(xiàn)，具有全雙工、信號(hào)線(xiàn)少、協(xié)議簡(jiǎn)單、傳輸速度快等特點(diǎn)。介紹了SPI 總線(xiàn)的結(jié)構(gòu)和工作原理，對(duì)4 種工作模式的異同進(jìn)行了比較，并著重分析了SPI 總線(xiàn)的工作時(shí)序。利用Verilog 硬件描述語(yǔ)言編寫(xiě)出SPI 總線(xiàn)的主機(jī)模塊，經(jīng)ModelSim 仿真得出相應(yīng)的仿真波形。根據(jù)仿真波形分析，所設(shè)計(jì)的SPI 主機(jī)模塊的功能是正確的。最后在Xilinx ISE 中對(duì)該模塊進(jìn)行綜合與實(shí)現(xiàn)，并在FPGA 上完成了下載與驗(yàn)證。

引言

SPI（串行外圍接口）總線(xiàn)，是一個(gè)同步串行接口的數(shù)據(jù)總線(xiàn)，它具有全雙工、信號(hào)線(xiàn)少、協(xié)議簡(jiǎn)單、傳輸速度快等優(yōu)點(diǎn)。由于串行總線(xiàn)的信號(hào)線(xiàn)比并行總線(xiàn)更少、更簡(jiǎn)單，越來(lái)越多的系統(tǒng)放棄使用并行總線(xiàn)而采用串行總線(xiàn)。在眾多串行總線(xiàn)中，SPI 總線(xiàn)與I2C 總線(xiàn)、CAN 總線(xiàn)、USB 等其他常用總線(xiàn)相比有很大優(yōu)勢(shì)，如SPI 總線(xiàn)的數(shù)據(jù)傳輸速度可達(dá)若干Mbps, 比I2C 總線(xiàn)快很多。SPI 總線(xiàn)最典型的應(yīng)用就是主機(jī)與外圍設(shè)備（如EEPROM、Flash RAM、A/D 轉(zhuǎn)換器、LED 顯示器、實(shí)時(shí)時(shí)鐘等）之間的通信。

FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）是在PAL、GAL、PLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，具有設(shè)計(jì)周期短、可重復(fù)編程、靈活性強(qiáng)等特點(diǎn)。用FPGA 設(shè)計(jì)的SPI 總線(xiàn)具有可擴(kuò)展性強(qiáng)、便于修改等優(yōu)點(diǎn)。只要對(duì)設(shè)計(jì)做簡(jiǎn)單的改動(dòng)，即可對(duì)SPI 總線(xiàn)的數(shù)據(jù)位數(shù)、工作模式等進(jìn)行擴(kuò)展，充分發(fā)揮了FPGA 的優(yōu)勢(shì)。

1 SPI 總線(xiàn)的結(jié)構(gòu)和工作原理

SPI 總線(xiàn)區(qū)分主機(jī)（Master）和從機(jī)（Slave）兩部分，它的結(jié)構(gòu)框圖如圖1 所示。

圖1 SPI 總線(xiàn)結(jié)構(gòu)框圖

主機(jī)和從機(jī)之間通過(guò)4 根信號(hào)線(xiàn)連接，分別是SCK、MOSI、MISO、CS,它們的定義如下。

SCK:同步時(shí)鐘信號(hào)，用來(lái)同步主機(jī)和從機(jī)的數(shù)據(jù)傳輸，由主機(jī)控制輸出，從機(jī)在SCK 的邊沿接收和發(fā)送數(shù)據(jù)；MOSI:主機(jī)輸出、從機(jī)輸入信號(hào)，主機(jī)在上升沿（或下降沿）通過(guò)該信號(hào)線(xiàn)發(fā)送數(shù)據(jù)給從機(jī)，從機(jī)在下降沿（或上升沿）通過(guò)該信號(hào)線(xiàn)接收該數(shù)據(jù)；MISO:主機(jī)輸入、從機(jī)輸出信號(hào)，從機(jī)在上升沿（或下降沿）通過(guò)該信號(hào)線(xiàn)發(fā)送數(shù)據(jù)給主機(jī)，主機(jī)在下降沿（或上升沿）通過(guò)該信號(hào)線(xiàn)接收該數(shù)據(jù)；CS:從機(jī)片選信號(hào)，由主機(jī)控制輸出。

其工作原理是： 當(dāng)沒(méi)有數(shù)據(jù)需要在主機(jī)和從機(jī)之間傳輸時(shí)，主機(jī)控制SCK 輸出空閑電平，CS 輸出無(wú)效電平，SPI 總線(xiàn)處于空閑狀態(tài)；當(dāng)有數(shù)據(jù)需要傳輸時(shí)，主機(jī)控制CS 輸出有效電平，SCK輸出時(shí)鐘信號(hào)，SPI 總線(xiàn)處于工作狀態(tài)；在某個(gè)時(shí)鐘邊沿，主機(jī)和從機(jī)同時(shí)發(fā)送數(shù)據(jù)，將數(shù)據(jù)分別傳輸?shù)組OSI 和MISO 上；在下一個(gè)時(shí)鐘邊沿，主機(jī)和從機(jī)同時(shí)接收數(shù)據(jù)，分別將MISO 和MOSI上的數(shù)據(jù)接收并存儲(chǔ)；當(dāng)數(shù)據(jù)全部傳輸完畢時(shí)，主機(jī)控制SCK 輸出空閑電平，CS 輸出無(wú)效電平，SPI 總線(xiàn)重新回到空閑狀態(tài)。至此，一個(gè)完整的SPI 總線(xiàn)數(shù)據(jù)傳輸過(guò)程完成。

SPI 總線(xiàn)有兩個(gè)控制位：CPOL 和CPHA.將SCK 的空閑電平用IDLE 表示，非空閑電平用ACTIVE 表示。CPOL 用來(lái)選擇IDLE 的電平值。當(dāng)CPOL=0 時(shí)，IDLE=0;當(dāng)CPOL=1 時(shí)，IDLE=1.

CPHA 用來(lái)選擇接收數(shù)據(jù)的時(shí)刻。當(dāng)CPHA=0 時(shí)， 接收時(shí)刻是IDLE-ACTIVE 邊沿；當(dāng)CPHA=1 時(shí)，接收時(shí)刻是ACTIVE-IDLE邊沿。根據(jù)CPOL 和CPHA 的取值情況，SPI 總線(xiàn)共有4 種不同的工作模式。圖2 給出了SPI 總線(xiàn)在不同工作模式下的工作時(shí)序。

圖2 SPI 總線(xiàn)的工作時(shí)序

當(dāng)CPHA=0 時(shí)，MOSI 和MISO 的時(shí)序有所不同，主要是第一個(gè)數(shù)據(jù)位MSB 的發(fā)送時(shí)刻不同。MOSI 的MSB 在SCK 的第一個(gè)IDLE-ACTIVE 邊沿的前半個(gè)周期由主機(jī)發(fā)送到MOSI 上；而MISO 的MSB 則在CS 信號(hào)的下降沿由從機(jī)發(fā)送到MISO 上。當(dāng)CPHA=1 時(shí)，MOSI 和MISO 的時(shí)序完全相同。

2 SPI 主機(jī)模塊的設(shè)計(jì)

本文設(shè)計(jì)的SPI 主機(jī)模塊主要完成以下工作：

（1） 將主機(jī)收到的8 位并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并發(fā)送給從機(jī)；（2） 接收來(lái)自從機(jī)的串行數(shù)據(jù)，將其轉(zhuǎn)換為并行數(shù)據(jù)，通過(guò)并行端口輸出；（3） 輸出從機(jī)所需要的輸入信號(hào)、時(shí)鐘信號(hào)SCK 和片選信號(hào)CS。

在數(shù)據(jù)串并轉(zhuǎn)換的過(guò)程中， 必須用到寄存器來(lái)存放臨時(shí)數(shù)據(jù)。一般情況下，發(fā)送數(shù)據(jù)需要1 個(gè)發(fā)送寄存器，接收數(shù)據(jù)需要1個(gè)接收寄存器，則至少需要2 個(gè)寄存器。在SPI 總線(xiàn)中，每發(fā)送1個(gè)數(shù)據(jù)位則發(fā)送寄存器多出1 個(gè)空閑位， 正好可以在半個(gè)周期后用來(lái)接收1 個(gè)數(shù)據(jù)位。為了減少資源消耗，可以用1 個(gè)移位寄存器來(lái)代替2 個(gè)獨(dú)立的接收寄存器和發(fā)送寄存器。圖3 所示為SPI 總線(xiàn)的硬件結(jié)構(gòu)框圖，其中MaSTer 和Slave 各使用1 個(gè)移位寄存器接收和發(fā)送數(shù)據(jù)。

圖3 SPI 總線(xiàn)的硬件結(jié)構(gòu)

為了實(shí)現(xiàn)對(duì)模塊的控制，除了clk、cs、sck、miso、mosi 這些信號(hào)之外，還需要一些其他信號(hào)。其中，rst 是復(fù)位信號(hào)，用于SPI 模塊的初始化。en 是模塊的使能信號(hào)，當(dāng)en=1 時(shí)模塊開(kāi)始工作。

data_i 是待發(fā)送數(shù)據(jù)的8 位并行輸入端。data_o 是用于接收和發(fā)送數(shù)據(jù)的移位寄存器， 也是數(shù)據(jù)傳輸完成時(shí)已接收數(shù)據(jù)的8位并行輸出端，圖4 是所設(shè)計(jì)的SPI 主機(jī)模塊的框圖。

圖4 SPI 模塊框圖