一種通用的FPGA位元電路

編程完成后，使或非門輸入端的WL、BL信號(hào)都為高電平，M1處于關(guān)斷狀態(tài)，PRG_OEM端接高電平，M2管打開，這時(shí)電路可以簡化為圖2。狀態(tài)一中，當(dāng)PRG_VDD加電源電壓(一般為5V)，data輸出高電平1，即狀態(tài)一可以存儲(chǔ)1；狀態(tài)二中，當(dāng)PRG_GND加低電壓，data輸出低電平，即狀態(tài)二可以存儲(chǔ)0。
在該反熔絲存儲(chǔ)單元中使用兩個(gè)電容而不用一個(gè)的原因是：如果只采用一個(gè)反熔絲，當(dāng)存儲(chǔ)0時(shí)，其一定不能加高壓編程，即反熔絲不能被燒斷，這就會(huì)出現(xiàn)M3管的柵極的電平不能確定的情況發(fā)生。

3 反熔絲位元電路的讀出過程
圖2所示是編程后的反熔絲位元電路，當(dāng)反熔絲位元電路工作在讀取狀態(tài)時(shí)，PRG_VDD接高電平(電源電壓，一般為5V)，PRG_GND接低電平此時(shí)，狀態(tài)一(即存儲(chǔ)1狀態(tài))中，由于C1原來的位置已經(jīng)被燒斷而變成了一個(gè)電阻，所以data輸出1，M3管的柵極上而處于高電平狀態(tài)，M3被導(dǎo)通，X和Y連在了一起。在狀態(tài)二(即存儲(chǔ)0狀態(tài))中，由于C2被燒斷而變成了一個(gè)電阻，但是高電平卻由于C1的阻擋而不能向下傳輸，因此data輸出0，M3的柵極處于低電平狀態(tài)，M3管關(guān)斷，X和Y沒有連在一起。
此反熔絲位元電路具有普遍性，對于日前市場上的反熔絲型FPGA結(jié)構(gòu)基本都可以適用。圖2中M3開關(guān)管的存存，是為了使下而敘述的基丁LB結(jié)構(gòu)的FPGA容易布線，在必要的時(shí)候可以省略。

4 應(yīng)用實(shí)例
在圖3的FPGA電路中，LB采用Actel熔絲型FPGA中采用的邏輯單元，空心圓圈和實(shí)心圓圈均代表一個(gè)圖1所示的反熔絲位元電路，由LB引出的長縱線是將LB上半部分六個(gè)反熔絲位元電路中的Y端和下半部分六個(gè)反熔絲位元電路中的Y端連接在一起，引線標(biāo)號(hào)為0-11的橫線是將反熔絲位元電路的X端連在一起。由外部IO引出的短縱線是為了讓外接邏輯信號(hào)進(jìn)入指定模塊。引線標(biāo)號(hào)為3—8的橫線上沒有縱線連接的反熔絲位元電路(實(shí)心圓圈代表的反熔絲位元電路)，足為了讓左右兩面的反熔絲位元咀路的X端連接在一起的，當(dāng)其燒通后，其左右兩端的反熔絲變連接在一起了，此種位元電路一般稱為可編程分離開關(guān)?？删幊涕_關(guān)的存在可以減少橫線數(shù)量，優(yōu)化布線最后剩下的標(biāo)有VCC或CLK或CND的橫線，處于這幾行上面的反熔絲位元電路，是為反熔絲位元電路提供讀取時(shí)的電平。