基于CPLD的單片機PCI接口設計

1 PCI接口設計原理

1.1 PCI總線協(xié)議簡介

這里只討論PCI總線2.0協(xié)議，其它協(xié)議僅僅是在2.0的基礎上作了一些擴展，僅就單片機與PCI設備間的通信來說，意義不大。PCI總線是高性能局部總線，工作頻率0～33MHz，可同時支持多組外圍設備。在這里，我們只關心單片機與一個PCI設備間通信的情況，而且是以單片機與CPLD一方作為主控方，另一方作為PCI從設備。這樣做的目的是為了簡化問題，降低系統(tǒng)造價。

PCI總線上信號線雖多，但并不是每個信號都要用到。實際上PCI設備也并不會支持所有的信號線，比如錯誤報告信號PERR與SERR在網(wǎng)卡中就不支持。我們可以針對具體的應用選擇支持其中部分信號線，還有一些信號線可以直接連電源或接地。下面簡單介紹一下常用信號線的功能。

AD[31～0]：地址數(shù)據(jù)多路復用信號。在FRAME有效的第一個周期為地址，在IRDY與TRDY同時有效的時候為數(shù)據(jù)。

C/BE[3～0]：總線命令與字節(jié)使能控制信號。在地址其中傳輸?shù)氖强偩€命令；在數(shù)據(jù)期內(nèi)是字節(jié)使能控制信號，表示AD[31～0]中那些字節(jié)是有效數(shù)據(jù)。表1是總線命令編碼的說明。

PCI總線上所有的數(shù)據(jù)傳輸基本上都由以下三條信號線控制。

FRAME：幀周期信號。由主設備驅(qū)動，表示一次訪問的開始和持續(xù)時間，F(xiàn)RAME有效時（0為有效，下同），表示數(shù)據(jù)傳輸進行中，失效后，為數(shù)據(jù)傳輸最后一個周期。

IRD：主設備準備好信號。由主設備驅(qū)動，表示主設備已經(jīng)準備好進行數(shù)據(jù)傳輸。

TRDY：從設備準備好信號。由從主設備驅(qū)動，表示從設備已經(jīng)準備好進行數(shù)據(jù)傳輸。當IRDY與TRDY同時有效時，數(shù)據(jù)傳輸才會真正發(fā)生。

另外，還有IDSEL信號用來在配置空間讀寫期間作為片選信號。對于只有一個PCI從設備的情況，它總可以接高電平。IDSEL信號由從設備驅(qū)動，表示該設備已成為當前訪問的從設備，可以不理會。

在PCI總線上進行讀寫操作時，PCI總線上的各種信號除了RST、IRQ、IRQC、IRQ之外，只有時鐘的下降沿信號會發(fā)生變化，而在時鐘上升沿信號必須保持穩(wěn)定。

1.2 CPLD設計規(guī)劃

出于對單片機和CPLD處理能力和系統(tǒng)成本的考慮，下面的規(guī)劃不支持PCI總線的線性突傳輸?shù)刃枰B續(xù)幾個數(shù)據(jù)周期的讀寫方式，而僅支持一個址周期加一個數(shù)據(jù)周期的讀寫方式。對于大部分應用而言，這種方式已經(jīng)足夠了。 在CPLD內(nèi)設有13個8位寄存器用來保存進行一次PCI總線讀寫時所需要的數(shù)據(jù)，其中pci_address0～pci_address3是讀寫時的地址數(shù)據(jù)；pcidatas0～pci_datas3是要往PCI設備寫的數(shù)據(jù)；pci_cbe[3～0]保存[NextPage]本文相關DataSheet：MAX7000 EPM7128地址周期時的總線命令，PCI_cbe[7～4]保存數(shù)據(jù)周期時的字節(jié)使能命令；pci_data0～pci_data3保存從PCI設備返回的數(shù)據(jù)；pci_request是PCI總線讀寫操作狀態(tài)寄存器，用于向單片機返回一些信息。當單片機往pci_cbe寄存器寫入一個字節(jié)的時候，會復位CPLD中的狀態(tài)機，觸發(fā)CPLD進行PCI總線的讀寫操作；單片機則通過查詢pci_request寄存器得知讀寫操作完成，再從pci_data寄存器讀出PCI設備返回的數(shù)據(jù)。

CPLD中狀態(tài)機的狀態(tài)轉(zhuǎn)移圖如圖3所示。每一個狀態(tài)對應FRAME與IRD信號的一種輸出，而其它輸入輸出信號線可由這兩個信號線和pci_cbe的值及TRDY的狀態(tài)決定。當FRAME為有效時，AD[31～0]由pci_address驅(qū)動，而C/BE[3～0]由pci_cbe低4位驅(qū)動；當IRDY有效時，C/BE[3～0]視總線命令，要么由pci_cbe高4位驅(qū)動，要么設為高阻態(tài)，而AD[31～0]在pci_cbe[0]為“0”時，（PCI讀命令）設為高阻態(tài)，而在pci_cbe[0]為“1”時（PCI讀命令）由pci_datas驅(qū)動。另外一方面，一旦TRDY信號線變?yōu)榈碗娖剑珹D[31～0]線上的數(shù)據(jù)被送入pci_data寄存器，而C/BE[3～0]線上的數(shù)據(jù)被送入pci_request寄存器的低4位。

考慮到在不正常情況下，PCI設備不會對PCI總線作出響應，即TRDY不會有效，為了不使狀態(tài)機陷入狀態(tài)S2的僵持局面，另外增設了一個移位計數(shù)器mycounter。當IRD信號有效時，計數(shù)器開始計數(shù)。計數(shù)溢出之后，不論PCI總線操作是否完成，狀態(tài)機都會從狀態(tài)S2轉(zhuǎn)移到狀態(tài)S3，即結(jié)束PCI總線操作。當TRDY有效時，會立即置位mycounter.cout。

PCI總線操作是否正確完成，可查詢pci_request的最高位是否為“1”，而IRDY與FRAME的值可分別查詢pci_request的第4位和第5位。這兩位反映了PCI總線操作所處的狀態(tài)，兩位都為“1”時可以認為PCI總線操作已經(jīng)完成。在實踐中，如果單片機的速度不是足夠快的話，可以認為PCI總線操作總是即時完成的。這幾位的實現(xiàn)可參考源程序。

2 PCI設計接口實現(xiàn)

2.1 CPLD ABEL HDL程序設計

我們針對8位單片機控制PCI以太網(wǎng)卡進行了程序設計，CPLD器件選用ALTERA的MAX7000系列。針對以太網(wǎng)卡的特點在邏輯上進行了再次簡化，最張程序?qū)⑦m配進EPM7128芯片中，并在實踐中檢驗通過。

以太網(wǎng)卡僅支持對配置空間和I/O空間的讀寫操作，而且這兩個空間的地址都可以設置在0xFF以內(nèi)，所以可以只用一個pci_address0寄存器，其它地址都直接設為“0”；如果再限制，每次只往網(wǎng)卡寫入一個字節(jié)數(shù)據(jù)，則可以只用一個pci_datas0寄存器，其它數(shù)值在具體操作時設成與pci_datas0寄存器的一樣即可。

以下是ABEL HDL主要源碼。其中16dmux是4～16位譯碼器，用于地址譯碼，選通CPLD內(nèi)的寄存器；8dffe是8位的DFFE；abelcounter是8位移位計數(shù)器；mylatch8與mylatch1分別為8位與1位鎖存器，而mylatchc是帶清零1位鎖存器；其它以“my”開始的變量都是三態(tài)緩沖器，以“out”開始的變量是三態(tài)節(jié)點，以“e”開始的變量是普通節(jié)點。這此在程序中不再聲明。
SUBDESIGN abelpci
（
P2[7..3] : INPUT;
READ0 : INPUT
WRITE0 : INPUT;
P0[7..0] : BIDIR;
CLK : INPUT;
TRDY0 : INPUT;
AD[31..] : BIDIR;
CBE[3..0] : BIDIR;
IRDY0 : OUTPUT;
FRAME0 : OUTPUT;
)