基于性能指標(biāo)規(guī)格來優(yōu)化設(shè)計的方法介紹

設(shè)計用于SoC集成的復(fù)雜模擬及射頻模塊是一項艱巨任務(wù)。本文介紹的采用基于性能指標(biāo)規(guī)格來優(yōu)化設(shè)計(如PLL或ADC等)的方法，可確保產(chǎn)生可制造性的魯棒性設(shè)計。通過這樣的設(shè)計，開發(fā)者能在保證成本效益和不超預(yù)算的前提下，高效、及時地將產(chǎn)品或器件推向市場。

對于當(dāng)今復(fù)雜系統(tǒng)級芯片(SoC)設(shè)計，尤其是含有復(fù)雜模塊如PLL或ADC等的設(shè)計，利用綜合平臺設(shè)計者能獲得以下好處：1) 可根據(jù)性能規(guī)格來創(chuàng)建最優(yōu)的模塊設(shè)計；2) 可對性能與設(shè)計余量空間(如芯片面積與速度之間等)之間的折衷進行評估；

當(dāng)使用者輸入性能指標(biāo)規(guī)格時，綜合平臺通過將電路公式表示為凸出的優(yōu)化問題，可同時對器件尺寸及布局布線綜合進行優(yōu)化。這樣，對設(shè)計者的挑戰(zhàn)就只有通過合成來驗證綜合過的設(shè)計是否正確，以及能否滿足所有工作條件下的預(yù)期性能需求，而不必對每一個實例都進行詳盡的硅驗證。

我們都清楚，在減少芯片體積并使功能最大及功耗最小方面，設(shè)計者面臨著巨大的壓力。因此，可靠性余量空間有所減小，這就使得魯棒性模擬及射頻IC的制造成為一項艱巨任務(wù)。以下幾種因素需要關(guān)注：

1. 電路性能主要取決于晶體管的行為；

制造過程中的很小改動都會導(dǎo)致電路性能的極大變化。在生產(chǎn)期間，改變技術(shù)參數(shù)可導(dǎo)致電路失敗。針對可制造性設(shè)計的目標(biāo)是以設(shè)計為中心，以至于多數(shù)被制造的電路能滿足性能規(guī)格，同時還能使面積開銷最小化。這就要求不同工藝下都需使用精確的晶體管模型。

2. 由于諸如快速開關(guān)數(shù)字電路等而產(chǎn)生的基底噪聲耦合，會極大地降低敏感模擬信號的質(zhì)量；

因此，設(shè)計者必須進行仔細(xì)的版圖設(shè)計以減少器件錯配及寄生效應(yīng)，這對確保正確的電路行為極為關(guān)鍵。不像數(shù)字電路，模擬電路要求設(shè)計者記住大量性能規(guī)格，因此對模擬模塊進行重新設(shè)計是一件非常耗時的工作。對于采用0.13微米及以下工藝的設(shè)計來說，必須滿足HCE、NBTI及STI應(yīng)力效應(yīng)以獲得最佳的模擬及射頻性能。在這些挑戰(zhàn)面前，旨在控制可靠性目標(biāo)的現(xiàn)有商業(yè)工具卻不精確。

如何驗證魯棒性？

通過考慮各種會反向影響制造成品率及性能的因素并將其整合到綜合平臺中，設(shè)計者可實現(xiàn)魯棒性設(shè)計。

在描述電路行為及性能規(guī)格的相同公式中，設(shè)計者也可加入多種技術(shù)變量。如果邊界設(shè)計可行，則意味著只要設(shè)計處于可行性范圍內(nèi)，即無需對每一種新的實例進行驗證。

提高成品率的一項傳統(tǒng)策略是運行多次Monte Carlo模擬，但Monte Carlo分析卻是一項保證成品率最優(yōu)化的艱苦工作。

Monte Carlo分析可創(chuàng)建一批具有容差元件的電路，并對電路性能進行統(tǒng)計測試。每一種電路都由多個元件(從與用戶定義容差及分布類型相匹配的大批元件中隨機選出)構(gòu)成。其結(jié)果是一條設(shè)計約束分布曲線。從此數(shù)據(jù)可分析出可靠性、成本及制造電路的能力。此概念是在優(yōu)化程序中使用多次Monte Carlo模擬。

環(huán)路的組成為：先由優(yōu)化器推薦一種候選電路，然后再由評估引擎對每一候選電路的質(zhì)量進行評估。如此循環(huán)反復(fù)，直至滿足規(guī)格指標(biāo)為止。此過程被稱為設(shè)計中心化方法，實際上只能用于后設(shè)計優(yōu)化。一些商用工具采用SPICE及一個或一組數(shù)值搜索引擎。優(yōu)化者(器)可以是：設(shè)計工程師；模擬退火法(Simulated annealing)；牛頓法(Newton's method)；或任何其他類型的經(jīng)典優(yōu)化方法。

不用說，Monte Carlo方法是一種CPU密集型的方法，實際上不可能用于超過數(shù)十個晶體管的電路設(shè)計中。更重要的是，該方法要求模擬電路設(shè)計者及優(yōu)化專家進行以下工作，即：先由經(jīng)驗豐富的模擬設(shè)計者輸入SPICE架構(gòu)及測試基準(zhǔn)，然后再由優(yōu)化專家選擇步驟規(guī)模、搜索空間及搜索方法?？偠灾?，Monte Carlo方法要求由專家來對資源進行規(guī)劃，而且極為耗時，所有這些因素使得我們需要一種優(yōu)化成品率的新方法。

凸起優(yōu)化

模擬及射頻元件(如鎖相環(huán)及數(shù)據(jù)變換器等)的晶體管行為及性能指標(biāo)，都能用設(shè)計變量的多項式來表示。(見圖2)

如果設(shè)計者將其設(shè)計問題表示為幾何程序，則他能創(chuàng)建一種特殊類型的凸起優(yōu)化問題。最終解決方案完全獨立于起始點(甚至起始點不可行，且不可行指標(biāo)能被清楚地檢測到)。設(shè)計者能獲得非常有效的整體優(yōu)化法所帶來的好處，即使是很大的問題，他也能獲得迅速計算出來的結(jié)果。如果有這樣的解決方案，則保證程序能獲得收斂。事實上，這是一種能決定全局優(yōu)化設(shè)計的快速綜合方法。

通過改變變量并考慮相關(guān)函數(shù)中的標(biāo)記，幾何程序可用公式被重新表示為一種凸起優(yōu)化問題。在使用幾何程序?qū)﹄娐方r，設(shè)計空間被表現(xiàn)為一種凸起集，而凸起問題則具有特殊的性質(zhì)：它們的可行集就是凸起。

魯棒性模擬電路創(chuàng)建

正如我們所知，電參數(shù)(如晶體管增益等)中的統(tǒng)計變化是由制造工藝中的變化所致，并能影響電路的性能及成品率。通過保證制造及電路設(shè)計之間的緊密耦合，綜合平臺可產(chǎn)生出魯棒性設(shè)計。

這些工藝變化是由于隨機制造變化所致，且傳統(tǒng)上都被合并到工藝模型中。例如，在制造器件時，摻雜擴散或沉積中的非一致性條件，可導(dǎo)致氧化厚度及擴散深度的改變。氧化厚度及基板、聚合、植入及表面電荷中摻雜水平的變化等，都會對門限電壓值造成影響。照相平版印刷工藝中的分辨率可引起MOS晶體管中的W/L改變。而這些參數(shù)改變又會引起電參數(shù)(如表面電阻及門限電壓等)發(fā)生變化。

例如，用500 MHz統(tǒng)一增益帶寬來將運放限制在一個特定功耗上。為滿足這一約束條件，可在多個工藝階段對設(shè)計進行優(yōu)化，并且還能將電源電壓變化及諸如電阻變化這樣的因素包括在內(nèi)。表1列出了一些與工藝有關(guān)的指標(biāo)，這些指標(biāo)作為優(yōu)化程序的一部分被包括到綜合平臺中。

現(xiàn)在對表1中所列的參數(shù)進行說明。電源電壓變化百分比可進行設(shè)置，例如設(shè)為10%。在1.8 V電源上，優(yōu)化可保證所有指標(biāo)都能在1.62V及1.98V(亦即Vdd ± 10%)上達到。例如，當(dāng)功耗在1.98V上為最差情況時，飽和余量將在1.62V上為最差情況。如果任何片上電阻的百分比變化都為20%，則優(yōu)化可保證所有指標(biāo)都能在± 20%電阻值上達到。由于電阻可用于電壓參考及環(huán)路濾波電路中，并由此而對制造成品率產(chǎn)生很大影響，因此優(yōu)化時將考慮參考電流變化及其穩(wěn)定性余量。

在選擇魯棒設(shè)計的工藝階段時，應(yīng)按以下要求進行：

?每一工藝階段都必須能保持每一項指標(biāo)，且報告指標(biāo)值為所選階段的最差值；

? 針對目標(biāo)的報告值在所有階段上都應(yīng)為最差值。

參數(shù)匹配

除不同晶圓批次之間的工藝變化外，模擬設(shè)計者們必須密切注意器件性能，因為同一芯片上的器件性能也會有變化。