基于FPGA的LVDS接口應用

在225 MHz時，其雜散抑制可達-36．8 dB。
以下時鐘相位的偏移對數(shù)據(jù)的影響，將c0和sclkout0相偏設置為0°。
仍由DSP發(fā)送100 MHz的I、Q波形數(shù)據(jù)，輸出如圖13所示，可以看出數(shù)據(jù)質量變差。

如圖14所示，DSP發(fā)送225 MHz的I、Q波形數(shù)據(jù)的情況。
從圖中看出，在225 MHz時時域波形質量較差，DSP發(fā)送的數(shù)據(jù)已是不能正確讀出。可以看出在高速數(shù)據(jù)傳輸時，數(shù)據(jù)和時鐘的同步很重要，正確調整時鐘數(shù)據(jù)的相偏才能保證數(shù)據(jù)的正確傳輸。
由實驗結果可以看出，在正確的時鐘相位下，波形數(shù)據(jù)以640 Mbit·s-1的數(shù)據(jù)率正確的送至DAC，波形和頻譜質量良好，通過LVDS_TX接口模塊的應用，簡單方便地實現(xiàn)了高速數(shù)據(jù)接口電路并輸出高速LVDS信號，解決了高速時鐘與數(shù)據(jù)的同步問題。

5 結束語
LVDS接口技術的優(yōu)越性能使其在大型高速數(shù)據(jù)處理傳輸系統(tǒng)中的應用越來越廣泛。介紹了基于FPGA的LVDS_TX模塊在DAC系統(tǒng)中的應用，實現(xiàn)了高速LVDS數(shù)據(jù)的傳輸，應用時應要注意：LVDS并串轉換時，數(shù)據(jù)bit位的順序問題，正確相應的輸入數(shù)據(jù)排列才能得到正確的輸出數(shù)據(jù)，同時，無論是使用LVDS模塊內部時鐘還是外部時鐘，都要注意時鐘數(shù)據(jù)相位的正確調整，以便使數(shù)據(jù)與時鐘準確對齊同步，從而得到正確良好的輸出數(shù)據(jù)波形。