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PowerPCB信號完整性整體分析設(shè)計

作者: 時間:2012-02-18 來源:網(wǎng)絡(luò) 收藏

問題是高速PCB設(shè)計者必需面對的問題。阻抗匹配、合理端接、正確拓撲結(jié)構(gòu)解決問題的關(guān)鍵。傳輸線上信號的傳輸速度是有限的,信號線的布線長度產(chǎn)生的信號傳輸延時會對信號的時序關(guān)系產(chǎn)生影響,所以PCB上的高速信號的長度以及延時要仔細計算和。

本文引用地址:http://butianyuan.cn/article/190762.htm

  運用工具進行布線前后的仿真對于保證信號完整性和縮短設(shè)計周期是非常必要的。在PCB板子已焊接加工完畢后才發(fā)現(xiàn)信號質(zhì)量問題和時序問題,是經(jīng)費和產(chǎn)品研制時間的浪費。

  1.1板上高速信號

  我們設(shè)計的是基于的主板,主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME橋CA91C142B等一些電路組成,上面的高速信號如圖2-1所示。

  

PowerPC的主板 www.elecfans.com


  板上高速信號主要包括:時鐘信號、60X總線信號、L2Cache接口信號、Memory接口信號、PCI總線0信號、PCI總線1信號、VME總線信號。這些信號的布線需要特別注意。

  由于高速信號較多,布線前后對信號進行了仿真分析,仿真工具采用Mentor公司的HyperLynx7.1仿真軟件,它可以進行布線前仿真和布線后仿真。

  1.2印制板信號完整性整體設(shè)計

  1.2.1層疊結(jié)構(gòu)

  在傳輸線(PCB走線)中的磁力線是沿逆時針方向的,如果把RF返回路徑與對應的源路徑平行并且與其靠近,在返回路徑中的磁力線(延逆時針方向的場),相對于源路徑中的磁力線(順時針方向的場),將是相反的方向。這樣順時針場和逆時針場可以抵消。如果源和返回路徑之間的磁力線被消除或減小,那么除了在走線附近極小的面積,輻射或傳導的RF電流就不存在了。多層印制板可以實現(xiàn)通量最小化,這是采用多層電路板的原因之一。信號層靠近參考層,信號返回路徑直接位于信號線的下方,回路面積最小,通量抵消最明顯。

  為了實現(xiàn)通量最小化,必須實現(xiàn)PCB板上信號層和參考層交錯排列,這樣,每個信號層都有相鄰的參考層??紤]到本板上的芯片數(shù)多,特別密集,而且電氣網(wǎng)絡(luò)也特別多,所以采用多少層的PCB要仔細安排,多了或少了都不好:如果層數(shù)太少,布線將變得很困難,甚至可能完不成布線。當然在布線過程中如果感覺布線空間不夠,可以再增加層數(shù),但加層后要對已完成的布線做許多調(diào)整,重新安排一些走線規(guī)則,這將增加許多工作量。

  如果層數(shù)太多,加工成本增加,板子厚度可能失控。目前4層板的板費為0.5元/平方厘米左右,而六層板的板費為1.5元/平方厘米左右。印制板層數(shù)每增加兩層,板費要增加好幾倍。按VME64總線標準,印制板厚度應為1.6±0.2mm,即63±8mil,目前國內(nèi)的印制板設(shè)備,采用的板芯一般最薄的為5mil厚,銅層厚度有0.5盎司、1.0盎司、1.5盎司等規(guī)格,如果層數(shù)太多,印制板厚度無法滿足要求。

  1.2.2阻抗考慮

  PCI2.2規(guī)范要求PCB上的信號線在未焊接器件之前的特征阻抗為60Ω-

  100Ω,VME64規(guī)范要求PCB上的信號線在未焊接器件之前的特征阻抗為50Ω-60Ω。按目前的集成電路生產(chǎn)工藝,50Ω-100Ω的阻抗是比較合適的,不同的信號有一些差別。現(xiàn)在比較好的PCB加工設(shè)備,能加工線寬4mil、間距4mil的印制線。根據(jù)阻抗要求和目前PCB加工設(shè)備現(xiàn)狀,信號線基本采用5mil線寬和5mil間距,對有些信號線的阻抗,如果層間距和印制板基材介電常數(shù)調(diào)整無法滿足要求,可以采用4mil的信號線布線。

  1.2.3傳輸速度

  PCI2.2規(guī)范要求PCB上的信號線在無負載時的傳輸速度為150ps/inch-190ps/inch。PCB上的信號線在無負載情況下的傳輸速度只與介質(zhì)材料的介電常數(shù)相關(guān),所以選取介質(zhì)材料的介電常數(shù)時除了考慮它對印制線特征阻抗的影響外,還應考慮它對印制線傳輸速度的影響。

  1.2.4整板層疊及阻抗設(shè)計

  綜合以上三點,最后采用12層印制板,其中8個信號層(包括元件層),兩個地層,一個3.3V電源層,一個混合電源層(包括5V、2V、兩個2.5V)。用HyperLynx軟件優(yōu)化出來的PCB層疊結(jié)構(gòu)如圖2-2所示,總厚度為65.7mil,即1.67mm,滿足VME64規(guī)范要求。

  

PCB層疊結(jié)構(gòu) www.elecfans.com
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