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NiosⅡ系統(tǒng)Avalon總線PWM設計

作者: 時間:2011-12-06 來源:網(wǎng)絡 收藏

的構(gòu)建過程中,SoPC Builder開發(fā)環(huán)境集成了許多常用類型的設備模型,供開發(fā)者調(diào)用。在日新月異的嵌入式設計中開發(fā)環(huán)境所集成的接口設備是非常有限的,有時無法滿足開發(fā)者的需要,SoPC Builder開發(fā)工具允許用戶依據(jù)規(guī)則擴展自己的所需設備,完成的設計和開發(fā),開發(fā)者按照總線規(guī)范將設備驅(qū)動程序集成到SoPC Builder的硬件抽象層(HAL)中,在SoPC Builder環(huán)境下加載使用,方便了用戶開發(fā)一個自定制的片上系統(tǒng)。本文通過在Ⅱ嵌入式系統(tǒng)內(nèi)部集成了基于總線的脈沖寬度調(diào)制()從外設,介紹了自定制設備的過程。將其應用在嵌入式智能小車監(jiān)控系統(tǒng),為采用 II處理器的開發(fā)者提供了一些方法和建議。

本文引用地址:http://butianyuan.cn/article/190938.htm

1定制基于Avalon總線的用戶外設介紹

NiosⅡ的Avalon總線不同于其他微處理器的固定外設,Nios Ⅱ的外設是可以任意定制的,這使得用戶可以根據(jù)具體的應用需求而定制。所有的Nios Ⅱ系統(tǒng)外設都是通過Avalon總線與NiosⅡ軟核相連,從而進行數(shù)據(jù)交換。因此對于用戶定義的外設必須遵從該總線協(xié)議才可與Nios Ⅱ之間建立聯(lián)系。

Avalon信號接口定義了一組信號類型片選、讀使能、寫使能、地址、數(shù)據(jù)等,用于描述主從外設上基于地址的讀寫接口。外設使用準確的信號與其內(nèi)核邏輯進行接口,并刪除會增加不必要開銷的信號。

在Nios Ⅱ系統(tǒng)中一個自定義設備由如下幾部分組成:
  (1)硬件文件:用HDL語言編寫的描述自定義設備元件邏輯的硬件描述文件。
  (2)軟件文件:用C語言編寫的設備寄存器文件以及設備的驅(qū)動程序文件。
  (3)設備描述文件(Ptf):本文件描述了設備的結(jié)構(gòu),包含SoPC Builder配置以及將其集成到系統(tǒng)中時所需要的信息。本文件由SoPC Builder根據(jù)硬件文件以及軟件文件自動生成。

2基于NiosⅡ系統(tǒng)的設計

是利用數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術,廣泛應用于從測量、通信到功率控制與變換的許多領域中。實際上PWM是一種對模擬信號電平進行數(shù)字編碼的方法,通過高分辨率計數(shù)器的使用,方波的占空比被調(diào)制用來對一個具體模擬信號的電平進行編碼。PWM信號仍然是數(shù)字的,因為在給定的任何時刻,滿幅值的直流供電或者完全有,或者完全無。電壓或電流源是以一種通或斷的重復脈沖序列被加到模擬負載上。通即是直流供電被加到負載上,斷即是供電被斷開。只要帶寬足夠,任何模擬值都可以使用PWM進行編碼。

2.1硬件設計

硬件文件指的是HDL文件,由以下幾個模塊組成:
  邏輯模塊:描述設備的邏輯功能;
  寄存器映射模塊:為內(nèi)部邏輯模塊和Avalon總線提供了通信接口;
  Avalon總線接口模塊:使Avalon總線訪問寄存器從而完成相應的邏輯功能。

2.1.1 邏輯結(jié)構(gòu)

對于自定義的PWM也是由以上幾部分模塊組成。PWM按照以下要求設計:
(1)任務邏輯按一個簡單時鐘進行同步操作。
(2)任務邏輯使用32位計數(shù)器為PWM提供一個一定范圍的周期和占空比,最大周期可設為232個clk。
(3)可以使用微控制器來設置PWM的周期和占空比的值,因此要提供一個可對寄存器進行讀寫的接口和控制邏輯。
(4)定義寄存器來存儲PWM周期和占空比的值。
(5)微控制器可以通過控制寄存器的禁止位關閉PWM輸出。

PWM任務邏輯的結(jié)構(gòu)圖如圖1所示。

76.jpg

PWM任務邏輯由輸入時鐘(clock)、輸出信號端口(pwm_out)、使能位、32位計數(shù)器以及一個32位比較電路組成。clk作為32位計數(shù)器的時鐘信號,32路比較電路比較32位計數(shù)器的當前值與占空比設定寄存器(Duty Cycle Value Register)中的值來決定pwm_out的輸出為高或低。當當前計數(shù)器中的值小于或等于占空比寄存器中的值時,pwm_out輸出低電平,否則輸出高電平。PWM周期設定寄存器(Modulo_n ValueRegister)用來設置pwm_out的信號周期,當當前計數(shù)器的值等于周期設定寄存器中的設定時,產(chǎn)生一個復位信號來清除計數(shù)器中的值。使能控制寄存器(EnableControl Register)能使時鐘信號有效或無效,即控制計數(shù)器是否計數(shù),從而保持pwm_out輸出保持當前不變。

PWM內(nèi)部包括使能控制寄存器(Enable ControlRegister)、周期設定寄存器(Modulo_n Value Register)以及占空比設定寄存器(Duty Cycle Value Register),如圖1所示。設計中將各寄存器映射成Avalon從端口地址空間內(nèi)一個單獨的偏移地址。每個寄存器都能進行讀/寫訪問,軟件可以讀回寄存器中的當前值。表1是PWM寄存器以及偏移地址列表。

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PWM的Avalon接口需要一個簡單的從端口,該端口使用Avalon總線信號完成寄存器的讀/寫傳輸。PWM與Avalon總線接口所需的信號如表2所示。

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2.1.2 硬件設計文件與仿真

PWM硬件設計文件包含表3所示的三個Verilog編寫的HDL文件。

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pwm_tasK_logic.v完成PWM的邏輯功能,圖2是此文件在QuartusⅡ環(huán)境下的仿真波形。

80.jpg

圖2中:clock_divide信號設定PWM輸出周期的時鐘數(shù),dutv_cycle信號設定一個周期內(nèi)PWM輸出低電平的時鐘個數(shù),兩個信號設定值決定PWM信號的占空比和周期。

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