如何提升芯片投制設計的進度估算

芯片設計的進度經(jīng)常估不準，連帶影響芯片的開發(fā)成本、芯片的上市時間、及上市后的銷售。許多芯片投制商（ASIC Supplier）會用總項目管理數(shù)據(jù)庫來估算芯片投制設計的進度。同時絕大多數(shù)的進度估算都認為，投制設計完成的時間取決于芯片設計的復雜度，而復雜度多以電路中的邏輯門數(shù), 存儲器位數(shù), 和時鐘頻率等來衡量。

然而，有家無晶圓廠的芯片投制在2008年完成一份芯片投制設計項目的內(nèi)部研究，該研究顯示，芯片從交付netlist后開始進行投制設計，一直到產(chǎn)生GDSII數(shù)據(jù)庫后完成設計，此一投制過程時間的長短，其實與交付netlist的芯片設計商之成熟度密切關連。

舉例來說，一線芯片設計商與三線芯片設計商均交出最終定案的芯片netlist，且芯片的復雜程度相近，則三線芯片商必須比一線芯片商多等待一倍的時日才能取得投制完成后的GDSII成果。

以下本文將解說該芯片項目及其進度數(shù)據(jù)，了解為何一線與三線間為何有如此差異，并藉此啟發(fā)出更佳的規(guī)則、方法，以提升芯片設計進度的估算精確性。

本文所用的芯片投制項目進度數(shù)據(jù)，其項目的起訖認定，是從已完成最終定案的netlist開始，一直到GDSII數(shù)據(jù)庫產(chǎn)生為止，并以單一家芯片投制商于2008年間所承接、完成的項目為依據(jù)。該投制商于2008年共承接、完成28個項目，其中19個為一線（芯片設計）業(yè)者所委托，4個來自二線業(yè)者，另5個來自三線業(yè)者。

在此，一線業(yè)者指的是已良善確立其主要部門，或者是其芯片已形成一個或多個類群，且類群化已達高度成熟性。而三線業(yè)者指的是小規(guī)模的新創(chuàng)公司，并專注于發(fā)展及推行新技術、新（芯片）產(chǎn)品。至于二線業(yè)者則在各方面均介于一線與三線之間，包括規(guī)模性、（芯片）產(chǎn)品成熟性、產(chǎn)品線的廣度等等。請參考如下的表1，該表顯示出一線、二線、三線業(yè)者在芯片投制項目上的相關信息。

表1 從最終定案的netlist到產(chǎn)生GDSII的設計時間表

表1

從表中可知，一線、二線、三線業(yè)者從netlist到tapeout（指正式將芯片設計交由晶圓廠生產(chǎn)成芯片）的天數(shù)分別為31天、45天、61天。其中一線與三線間有較大的差異，此差異大于一線與二線間的差異，也大于三線與二線間的差異。而較大的差異性也意味著個中的分析將能有較大且確切的斬獲，因此以下本文將特別聚焦在一線與三線間的分析比較。

上表的數(shù)據(jù)也顯示，芯片投制設計項目的復雜度，極大程度取決于平均門數(shù)、平均存儲器位數(shù)、平均時鐘頻率等，關于此無論是一線、二線、三線業(yè)者均是相同的。

在平均門數(shù)方面，三線業(yè)者的用量較一線多出11%，若將此進行線性擴展對應，則會多增加3天的開制工程時間。平均存儲器位數(shù)方面也是一線與三線間有所差異，不過，存儲器個數(shù)（memory instance count）的差異所造成的影響，與內(nèi)存在電路布局、芯片面積等方面的影響相比相對較小。即便如此，對三線業(yè)者的投制項目而言，所增加的電路布局上的工作及執(zhí)行投制設計的軟件工具運作時間等，也只會在整個項目中多增加幾天時間而已。

在頻率頻率方面，一線業(yè)者的平均頻率與三線業(yè)者的平均頻率相比，約僅高出8%，由于差異太小，難以看出是否此為影響投制進度時間的主要因素。另外，一線業(yè)者使用較先進的制程節(jié)點技術，如此會增加設計后的驗證心力，進而略增投制時間，不過使用舊制程的三線業(yè)者也會為了讓芯片有較佳的頻率表現(xiàn)而進行時序收斂（timing closure）的挑戰(zhàn)性設計，此亦同樣會略增投制時間。總體來說，一線與三線在投制設計上的差異太小，無法從中解釋為何一線與三線間有長達30天的項目進度落差。

表1的所有數(shù)據(jù)都來自同一家無晶圓廠的芯片投制商，所以表中的所有投制項目用的都是同一種設計方法、同一種設計流程，在邏輯閘用量上、電路配布的密度目標等也都是相近。進一步的，參與、投入投制設計的設計工作者的能力水平，以及由工作者構(gòu)成的設計團隊等也都類似，而管理各設計團隊的則是同一組總項目管理團隊。

管理團隊追查所有芯片投制設計的主要設計復雜性部份，也追查一線與三線的芯片實現(xiàn)差異性等，均因差異過小而難以解釋為何項目進度時間有如此大的落差。唯一可解釋的是一線、三線業(yè)者所交付的定案版netlist有極大的不同，進而導致后續(xù)投制進度時間的大落差。因此接下來將探討一線與三線芯片設計商的設計工程團隊，試圖了解其是否為導致項目時程差異的主因。