基于FPGA和LabView的遙測信號模擬源設(shè)計(jì)
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發(fā)送數(shù)據(jù)時控制單元將從單口RAM中讀取的待發(fā)送數(shù)據(jù)存放在FPGA中的乒乓RAM中，并串轉(zhuǎn)換后發(fā)送數(shù)據(jù)。FPGA讀取外部RAM數(shù)據(jù)存入乒乓RAM的時間必須小于并串轉(zhuǎn)換后發(fā)送8位數(shù)據(jù)的時間，否則會造成數(shù)據(jù)丟失。發(fā)送的數(shù)據(jù)格式通過有限狀態(tài)機(jī)控制，狀態(tài)轉(zhuǎn)移圖，如圖6所示。本文引用地址：http://butianyuan.cn/article/191246.htm
3 結(jié)果測試
本設(shè)計(jì)FPGA芯片采用Altera公司的EP2C8Q208C8，使用QuatusⅡ8．1開發(fā)系統(tǒng)實(shí)現(xiàn)編程和仿真，完成對電路設(shè)計(jì)的功能和時序分析。
在QuatusⅡ中編譯工程后，建立SignalTapⅡ文件并加入工程、配置STP文件、編譯并將STP文件同原有的設(shè)計(jì)下載到FPGA中。人機(jī)交互界面設(shè)置發(fā)送頻率為5 MHz，圖像數(shù)據(jù)為循環(huán)發(fā)送0～127，數(shù)字量信息字為0～253，點(diǎn)擊LVDS開始按鈕。通過SignalTapⅡ窗口下查看邏輯分析儀實(shí)時捕獲的數(shù)據(jù)，格式與要求完全一致，發(fā)送數(shù)據(jù)正確。實(shí)時捕獲數(shù)據(jù)，如圖7所示。另外，SignalTapⅡ中設(shè)置的采樣時鐘頻率要大于被測信號最高頻率的2倍，否則無法正確反映被測信號波形的變化，測試完畢后要將該邏輯分析儀從項(xiàng)目中刪除。
4 結(jié)束語
文中探討了基于FPGA和LabView的遙測信號模擬源的設(shè)計(jì)，采用了“FPGA+接口+PC”的設(shè)計(jì)方案，實(shí)現(xiàn)了由PC程控、傳輸速率4～8MHz、固定幀格式的LVDS信號。通過此方法可以在短時間內(nèi)構(gòu)建一個通用靈活的虛擬儀器平臺，接口可以根據(jù)實(shí)際條件采用USB、串口、紅外等多種方式。
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