多通道頻率檢測(cè)技術(shù)的FPGA實(shí)現(xiàn)
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3．2 系數(shù)存儲(chǔ)模塊
對(duì)于256階原型低通濾波器，可以將h(0)，h(1)，…，h(255)這256個(gè)系數(shù)分成八組，每組32個(gè)，分別存儲(chǔ)到八個(gè)存儲(chǔ)器當(dāng)中，存儲(chǔ)器0存儲(chǔ)的系數(shù)為：h(0)，h(1)，…，h(31)；存儲(chǔ)器1存儲(chǔ)的系數(shù)為：h(32)，h(33)，…，h(63)；以此類推。存儲(chǔ)器可使用邏輯(LUT)實(shí)現(xiàn)，也可使用專用存儲(chǔ)模塊Block RAM來實(shí)現(xiàn)。FIFO中的目標(biāo)數(shù)據(jù)和存儲(chǔ)器中系數(shù)做乘法運(yùn)算時(shí)，兩者的對(duì)應(yīng)關(guān)系如圖6所示(以7號(hào)存儲(chǔ)器為例)。本文引用地址：http://butianyuan.cn/article/191272.htm
當(dāng)8個(gè)數(shù)據(jù)存儲(chǔ)器的最后一個(gè)單元數(shù)據(jù)被讀出時(shí)，8個(gè)系數(shù)存儲(chǔ)器的0號(hào)地址單元的系數(shù)也將同時(shí)被讀出，然后分別作乘累加，最后作為y(0)輸出。同理，當(dāng)8個(gè)數(shù)據(jù)存儲(chǔ)器的第二個(gè)數(shù)據(jù)被讀出時(shí)，8個(gè)系數(shù)存儲(chǔ)器的1號(hào)地址單元的系數(shù)也同時(shí)被讀出，然后分別作乘累加，最后的結(jié)果作為y(1)輸出，以此類推，得出全部y(2)～y(31)的輸出。最后將y(0)～y(31)作為FFT的輸入數(shù)據(jù)進(jìn)行32點(diǎn)FFT運(yùn)算。
3．3 FFT的實(shí)現(xiàn)
設(shè)計(jì)中的FFT變換可通過調(diào)用Xilinx的IP核來實(shí)現(xiàn)。FFT采用流水型結(jié)構(gòu)，該結(jié)構(gòu)能夠?qū)B續(xù)數(shù)據(jù)流進(jìn)行處理，只是結(jié)果上有若干周期的延遲。FFT核的輸入輸出的引腳關(guān)系如圖7所示。
3．4 仿真結(jié)果
FPGA的設(shè)計(jì)軟件可采用ALDEC公司的Active_HDL8．2，并可用Testbench文件對(duì)所設(shè)計(jì)模塊進(jìn)行仿真。Testbench文件讀取時(shí)，可由Matlab
產(chǎn)生的信號(hào)數(shù)據(jù)作為FPGA仿真的激勵(lì)信號(hào)，信號(hào)形式采用28．1MHz的單頻信號(hào)：
將信號(hào)數(shù)據(jù)送入圖4所構(gòu)建的系統(tǒng)后，即可在ALDEC下得到圖8所示的仿真波形。
由圖8可以看到，該仿真結(jié)果在第3號(hào)通道上有信號(hào)輸出，這與圖3中用Matlab仿真的結(jié)果一致，從而驗(yàn)證該模塊設(shè)計(jì)的正確性。
4 結(jié)束語
本文針對(duì)多信道頻率檢測(cè)技術(shù)進(jìn)行了研究，并在傳統(tǒng)檢測(cè)方法的基礎(chǔ)上，結(jié)合FPGA的特點(diǎn)，構(gòu)建了一種基于DFT多相濾波器組信道化的高效結(jié)構(gòu)。該結(jié)構(gòu)可解決頻率截獲概率與頻率分辨力的矛盾，同時(shí)也為實(shí)現(xiàn)全概率頻率捕獲提供一種參考方案。經(jīng)過仿真及測(cè)試驗(yàn)證，該方案能滿足檢測(cè)指標(biāo)要求，從而為多信道頻率檢測(cè)技術(shù)提供一種設(shè)計(jì)參考。
評(píng)論