基于FPGA的IRTG-B碼編解碼器的設(shè)計(jì)與實(shí)現(xiàn)

摘要：為提高整個(gè)系統(tǒng)時(shí)間的同步精度，以便為測量設(shè)備提供可靠的時(shí)間信息和標(biāo)準(zhǔn)頻率信號，給出了一種基于FPGA的IRIG-B編解碼器的設(shè)計(jì)與實(shí)現(xiàn)方法。新系統(tǒng)基于模塊化設(shè)計(jì)，其中編碼部分完成標(biāo)準(zhǔn)時(shí)間信息及相應(yīng)的BCD碼的產(chǎn)生，并在標(biāo)準(zhǔn)時(shí)間BCD碼中加入幀開始標(biāo)志位、位置識別標(biāo)志和索引標(biāo)志識別，從而將BCD格式的時(shí)間信息變成IRIG-B格式碼，同時(shí)數(shù)據(jù)并串處理可通過FPGA的一個(gè)I／O端口發(fā)送串行數(shù)據(jù)。解碼部分則完成串行IRIG-B格式碼的接收并判斷幀開始標(biāo)志位和位置識別標(biāo)志，再解出相應(yīng)原始時(shí)間信息并存儲到雙端口的RAM中，最后以并行方式輸出。
關(guān)鍵詞：IRIG-B；可編程邏輯器件；FPGA；編碼器；解碼器

0 引言
時(shí)間統(tǒng)一(以下簡稱時(shí)統(tǒng))系統(tǒng)是武器系統(tǒng)試驗(yàn)測試、通信、氣象、航天、工業(yè)控制、電力系統(tǒng)測量與保護(hù)等領(lǐng)域的關(guān)鍵技術(shù)，主要為其他參試測試設(shè)備提供標(biāo)準(zhǔn)時(shí)間信號和標(biāo)準(zhǔn)頻率信號。隨著現(xiàn)代信息技術(shù)的不斷發(fā)展，對標(biāo)準(zhǔn)化時(shí)間系統(tǒng)設(shè)備的要求越來越高，IRIG-B碼以其優(yōu)越性成為時(shí)間系統(tǒng)設(shè)備的首選。而對信號的幀結(jié)構(gòu)的可編程度、集成度的需求越來越高，用于時(shí)間系統(tǒng)的IRIG-B碼源的設(shè)計(jì)也趨于高度集成化。FPGA可編程邏輯器件的規(guī)模比較大，適合于時(shí)序、組合等邏輯電路應(yīng)用場合，同時(shí)具有實(shí)時(shí)性好、可靠性高、成本低、可編程等優(yōu)勢。本文介紹了采用Ahera公司的EP20K200E器件所設(shè)計(jì)的IRIG-B時(shí)統(tǒng)信號發(fā)生及解碼電路。
IRIG-B編碼模塊主要利用外部時(shí)鐘脈沖信號來觸發(fā)，它將用于產(chǎn)生IRIG-B碼的各種門電路集成在一個(gè)芯片，以產(chǎn)生標(biāo)準(zhǔn)的IRIG-B串行時(shí)間碼并向設(shè)備終端發(fā)送，從而完成DC碼編碼。通過設(shè)備終端對接收到的IRIG-B碼進(jìn)行解調(diào)，便能產(chǎn)生出系統(tǒng)所需的標(biāo)準(zhǔn)時(shí)間和各種控制信號，然后再存儲到相應(yīng)的雙端口RAM中。

1 系統(tǒng)整體硬件設(shè)計(jì)
IRIG(Inter-Range Instrumentation Group)是美國靶場司令部委員會的下屬機(jī)構(gòu)，稱為“靶場時(shí)間組”。IRIG-B碼(DC)以其實(shí)際的優(yōu)越性能而成為時(shí)統(tǒng)設(shè)備最佳選擇的標(biāo)準(zhǔn)碼型。IRIG時(shí)間標(biāo)準(zhǔn)有兩大類：一類是并行時(shí)間碼格式，這類碼由于是并行格式，傳輸距離較近，且是二進(jìn)制，因此遠(yuǎn)不如串行格式廣泛；另一類是串行時(shí)間碼，共有六種格式，即A、B、D、E、G、H。它們的主要差別是時(shí)間碼的幀速率不同，B碼的主要特點(diǎn)是時(shí)幀速率為1幀／s；而且攜帶信息量大，經(jīng)譯碼后可獲得1、10、100、1000 c／s的脈沖信號和BCD編碼的時(shí)間信息及控制功能信息；此外，B碼的分辨率高，調(diào)制后的B碼帶寬能適用于遠(yuǎn)距離傳輸，它分為直流、交流兩種，而且接口標(biāo)準(zhǔn)化，國際通用。
IRIG-B碼編碼器由時(shí)鐘脈沖發(fā)生器模塊、標(biāo)準(zhǔn)時(shí)間形成模塊、BCD碼轉(zhuǎn)換模塊、并串轉(zhuǎn)換、直流碼形成模塊和交流碼模塊組成，其編碼器硬件設(shè)計(jì)總體框圖如圖1所示。

IRIG-B解碼器則由鎖相環(huán)PLL模塊、IRIG-B解碼模塊、雙端口RAM、RAM控制模塊等組成。其解碼硬件的設(shè)計(jì)框圖如圖2所示。