基于FPGA的高精度信號源的設計

　　2 DDFS的FPGA實現(xiàn)

　　本設計中DDFS模塊的設計原理圖如圖1所示。主要包括地址發(fā)生單元(相位累加器)、ROM存儲單元、補碼轉換電路及一些數(shù)據(jù)延時單元組成。工作每一個部分均采用VHDL語言進行描述并生成模塊以便在頂層文件中進行調用。

圖1 DDFS的FPGA實現(xiàn)

　　1)相位累加器(地址發(fā)生單元) 設計思路為根據(jù)輸入的STep值，計算出1／4周期采樣的點數(shù)m，然后在時鐘作用下進行計數(shù)，當計數(shù)值達m個時，說明一個象限內已經(jīng)取完點，此時象限控制字自加1，計數(shù)變量重新置零，此時依次產(chǎn)生了如下(0，Step，…，(m-1)Step)的30位二進制地址。截取此地址位的高10位即可用于對ROM空間的尋址。根據(jù)正弦信號的特點，下一象限產(chǎn)生的地址應該為：((m-1)Step，(m-2)Ste-p，…，0)，依此類推。且象限控制字自加。

　　2)ROM存儲單元 ROM存儲單元的數(shù)據(jù)可以通過Matlab進行計算獲得，并將其存儲為dds_sin．mif。也可采用其他高級語言來獲得ROM存儲數(shù)據(jù)。

　　3)補碼轉換電路 (0，π)數(shù)據(jù)直接輸出，(π，2π)象限的數(shù)據(jù)應進補碼運算。對此補碼電路稍作修改，即可同時輸出相位正好相反的兩路正弦信號。

　　4)數(shù)據(jù)延時單元 為了使地址單元輸出的象限控制字等與異步ROM配合工作，應對相應的數(shù)據(jù)進行延時，以保證輸出數(shù)據(jù)的正確。本設計中對相位控制字延了一個時鐘周期。

　　3 DDFS設計模塊性能及所占資源分析

　　1)DDFS模塊時序分析 首先應當分析DDFS模塊的最大時鐘頻率fmax，因為它決定著系統(tǒng)能否工作在150 MHz或更高的時鐘頻率。通過Qu-artusII6．0自帶的Timing Analyzer Tools時序分析，本設計中的DDFS模塊的fmax=179．18 MHz，高于150 MHz。故本設計理論上可輸出的正弦信號的最高頻率可達11．198 MHz。

　　2)DDFS模塊資源分析 本設計使用的是FPGA為Ahem公司的CycloneⅡ系列芯片EP2C5Q208C8，所設計的DDFS模塊所占片上資源邏輯單元僅為2％，所占的數(shù)據(jù)存儲空間為12 288 bits，約占總的數(shù)據(jù)存儲空間119 808 bits的10％?？梢?，通過對ROM存儲表進行數(shù)據(jù)后，DDFS模塊所占片存儲資源較少。因此，F(xiàn)PGA上ROM資源允許調用若干DDFS模塊來完成各種功能模塊，如2-PSK、2-FSK、2-ASK等數(shù)字調制。

　　4 系統(tǒng)性能仿真與測試

　　以DDFS模塊為基礎，本設計實現(xiàn)了兩組反相的正弦信號、余弦信號、三角波信號、鋸齒波、2-PSK、2-FSK、2-ASK等數(shù)字調制信號、掃頻及任意次波形輸出等功能。

　　在本設計中，仿真主要通過QuartusII6．0自帶的Simulator Tool來進行數(shù)據(jù)仿真。從仿真圖上可驗證該設計的正確性。同時，通過Qu-artusII6．0自帶的Signal TapⅡ邏輯分析儀來進行邏輯功能的硬件驗證。

　　1)基本正弦信號輸出 在本設計中同時產(chǎn)生兩組信號，一組為正弦信號，另一組與之反相。圖2是步進長度設定為(50 000 000)10時的正弦信號Signal Tap II采樣圖，其頻率分別為fo=582．076 6 kHz。此時輸出信號為可產(chǎn)生的最高頻率。從所獲得的輸出信號的波形上看，頻率較低時，曲線穩(wěn)定且光滑；頻率較高時，波形失真也并不大，可以通過后級濾波網(wǎng)絡進行波形的進一步平滑。且頻率穩(wěn)定度相當高。

圖2 S= (50 000 000)10時的正弦信號Signal Tap II采樣圖

　　在外部時鐘50 MHz的頻率下，可以獲得的最高頻率約為3．125 MHz，最低頻率及頻率步進可以低至11．64 MHz。當對外部時鐘信號倍頻至150 MHz后，最高輸出頻率可以達到9．375 MHz，最低頻率及頻率步進可以低至34．925 MHz。進一步提高頻率及模塊性能，能獲得更大頻率范圍的信號。

　　另外，從圖中可以看出，實際上地址輸出信號是一組頻率為正弦信號頻率兩倍的三角波信號?？梢姡诋a(chǎn)生正弦信號輸出的同時，還可以產(chǎn)生一組2倍頻的三角波輸出信號，只需取地址位的高12位作為輸出即可。