基于FPGA的高速同步HDLC通信控制器設(shè)計
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該方法編程簡單，占用FPGA資源少，在一個模塊內(nèi)就能完成‘0’比特插入操作。
1．2 利用FIFO實現(xiàn)
遇‘0’緩沖實現(xiàn)法在傳輸大容量數(shù)據(jù)時，需要設(shè)置許多位緩沖，這樣就耗費大量的FPGA內(nèi)部資源，而且隨著延時位數(shù)增加，門延時呈指數(shù)增長，累積到一定程度就會產(chǎn)生誤差，所有當(dāng)數(shù)據(jù)量大時，上述的方法就不再適用，可以利用FIFO實現(xiàn)。
當(dāng)數(shù)據(jù)量大時，“積壓”的數(shù)據(jù)相應(yīng)也變大，可以利用FPGA內(nèi)部資源FIFO節(jié)省邏輯資源，提高邏輯速度。選擇異步FIFO，即讀／寫時鐘不是同一個，這樣可高速寫入數(shù)據(jù)，再通過控制讀時鐘控制讀的信息。
利用FPGA實現(xiàn)的VHDL代碼為：本文引用地址：http://butianyuan.cn/article/191467.htm
其基本思想是，一旦遇到5個連續(xù)的‘1’，就“抹掉”1個時鐘，利用ISE 9．1i仿真的波形圖如圖3所示。
設(shè)計一個FIFO與上述VHDL代碼產(chǎn)生的模塊相連，電路圖如圖4所示。
利用ISE 9．1i仿真得到的波形圖如圖5所示?？煽吹綄atain進行了‘0’比特插入操作，保證數(shù)據(jù)不丟失。而且該方法可根據(jù)所選器件的片內(nèi)資源設(shè)置任意大容量的FIFO，并且當(dāng)片內(nèi)FIFO的存儲量不夠時，可先存入一部分?jǐn)?shù)據(jù)，等FIFO讀取一部分后，不滿時再存入一部分?jǐn)?shù)據(jù)。
‘O’比特刪除操作是‘0’比特插入操作的反過程。在接收時為了還原原本的信息，就要刪除發(fā)送時插入的‘O’。以逐位延時法為例，dataout最一開始輸出延時了64個時鐘周期的串行數(shù)據(jù)，i的初始值為64，當(dāng)遇到‘lllll’時，i減1，輸出延時了i個時鐘周期的串行數(shù)據(jù)。而利用FIFO的方法就是遇到‘lllll’，抹去1個寫時鐘，將數(shù)據(jù)寫入FIFO，再按規(guī)定的時鐘把數(shù)據(jù)讀取，當(dāng)然寫入的時鐘可用較高的時鐘周期。
2 CRC校驗?zāi)K
幀校驗字段用于對幀進行循環(huán)冗余校驗，校驗的范圍從地址字段的第1個比特到信息字段的最后1個比特，但為了透明傳輸而插入的‘0’比特不在校驗范圍內(nèi)。
CRC原理實際上就是在一個p位二進制數(shù)據(jù)序列之后附加一個r位二進制校驗碼，從而構(gòu)成一個總長為n=p+r位的二進制序列，例如，P位二進制數(shù)據(jù)序列，r位二進制校驗碼，所得到的二進制序列就是，附加在數(shù)據(jù)序列之后的這個校驗碼與數(shù)據(jù)序列的內(nèi)容之間存在著某種特定的關(guān)系。如果因干擾等原因使數(shù)據(jù)序列中的某一位或某些位發(fā)生錯誤，這種特定關(guān)系破壞，因此，通過檢查這一關(guān)系，實現(xiàn)對數(shù)據(jù)正確性的檢驗。
要傳輸p=16位數(shù)據(jù)1001011010101011，選定的r=16的校驗序列為10001000000100001，對應(yīng)的FCS幀校驗列是用100101101010101100000 00000000000(共p+r=32位)對2取模整除以10001000000100001后的余數(shù)1010100011000001(共有r=16位)。因此，發(fā)送方應(yīng)發(fā)送的全部數(shù)據(jù)列為
10010110101010111010100011000001。接收方將收到的32位數(shù)據(jù)對2取模整除以r校驗二進制位列10001000000100001，如余數(shù)非O，則認(rèn)為有傳輸錯誤位。
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