數(shù)字中頻正交采樣及其FPGA實(shí)現(xiàn)
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另外，由貝塞爾內(nèi)插公式知，其8點(diǎn)中值公式為：
式中，I2、I4、I6、I8為已知點(diǎn)，
為，I2、I4、I6、I8的中值點(diǎn)。在實(shí)際應(yīng)用中，考慮到FPGA的特性，可將
(8)式改寫成以下形式：
這樣，對于下列時間序列：Q1、I2、Q3、I4、Q5、I6、Q7、I8，按式(9)即可求出
，而Q5即為兩組正交信號。由此就可得到內(nèi)插運(yùn)算的原理框圖如圖1所示。本文引用地址：http://butianyuan.cn/article/191481.htm
2 基于FPGA的實(shí)現(xiàn)方案
首先將輸入FPGA的一路12位數(shù)字信號中的每一位都與時鐘信號進(jìn)行異或運(yùn)算，以使I’(n)=x(2n)(-1)n和Q’(n)=x(2n+1)(-1)n+1，從而達(dá)到符號修正的目的。經(jīng)過修正，輸出的數(shù)字信號序列是一個由I的偶數(shù)項(xiàng)和Q的奇數(shù)項(xiàng)交替出現(xiàn)所組成的序列，即：I0，Q1，I2，Q3，I4，Q5，…，I2n，Q2n+1…。為實(shí)現(xiàn)Bessel插值，還需要得到某時刻Q2n+1值所對應(yīng)的I的偶數(shù)項(xiàng)(I2n-2，I2n，I2n+2和I2n+4)。鑒于移位寄存器有延時功能，可使用12片移位寄存器74164取出I的偶數(shù)項(xiàng)序列，同時分離的還有相應(yīng)的Q2n+1一路信號。接著，I的偶數(shù)項(xiàng)序列經(jīng)過加法器電路進(jìn)行有符號加、減法運(yùn)算。由于Bessel插值中的分母均為2的整數(shù)冪，因而用右移來實(shí)現(xiàn)2的整數(shù)冪除法非常方便。其實(shí)現(xiàn)框圖如圖2所示。
該FPGA實(shí)現(xiàn)方法，由于只涉及移位、簡單門和加減法運(yùn)算，因此，用FPGA實(shí)現(xiàn)起來很方便，也可以獲得較高的運(yùn)算速率。
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