多相濾波的數字相干檢波原理及FPGA實現

圖4低通濾波輸出的是B=5 MHz，時寬T=10μs的基帶線性調頻信號，從零點的輸出看，I、Q兩路完全正交。仿真分析表明，利用多項濾波的方式可實現對基帶視頻信號的提取，完成數字檢波的功能。

3 FPGA實現
在一款脈沖壓縮體制的雷達中頻數字化接收機工程項目中，系統(tǒng)需要實現對帶寬B=5 MHz，時寬T=10μs，載頻fS=60 MHz的線性調頻信號進行直接中頻采樣，依據帶通采樣原理，采樣頻率選為fS=80 MHz。硬件設計原理框，如圖5所示。硬件設計中，采用AD9853對微波信號源送的80 MHz的連續(xù)波轉換為TTL信號的采樣時鐘及FPGA的工作時鐘，同時分頻產生20 MHz時鐘信號作為DDS芯片AD9854的外部工作時鐘，DDS產生60 MHz的脈沖調制的中頻信號，A／D轉換器采用AD6645，信號和采樣時鐘同源，具有嚴格的相位關系，采樣后的數字下變頻采用Xilinx公司Virtex-Ⅱ系列的XC2V1000來完成，主要包括功能模塊為數據的奇偶抽取、符號修正、正交兩路延遲濾波，降速抽取、低通濾波以及時序電路設計。

FPGA設計中，奇偶抽取電路對80 MHz的時鐘分頻為40 MHz，利用時鐘上升及下降沿分別將采樣后的I(0)、Q(1)、I(2)、Q(3)……的序列進行奇偶抽取，對抽取的正交兩路數據分別進行符號修正，修正的目的主要是解決采樣時符號反向的問題，符號修正電路實現可通過對采樣時鐘4分頻，高電平時I、Q兩路數據分別保持不變，低電平時，I、Q兩路數據求其每一位邏輯反后加1，功能上相當于乘以-1，修正后的兩路輸出序列分別為I(0)、I(2)、I(4)、Q(6)……及Q(1)、Q(3)、Q(5)、Q(7)……，由上述理論分析知，兩路數據在時間上相差一個采樣點，對于數字頻率相差個相位，需要通過延遲濾波器來實現時間上對齊，延遲濾波器采用多項濾波的方式實現，即I、Q兩路的濾波器的系數由同一個原型濾波器設計而成，FPGA中濾波器設計采用Xilinx的IP核中的FIR模塊，延遲濾波后的數據經4倍降速抽取，并通過低通濾波器濾除高階分量后送外部D／A變換器，低通濾波器采用32階的FIR數字濾波器，濾波器設計同樣采用IP核實現，FPGA設計原理框，如圖6所示。

4 結束語
文中討論了直接中頻采樣下，利用多相濾波的方法實現數字檢波的基本原理及實現方法，并給出FPGA實現的工程樣例。計算機仿真表明，利用帶通采樣定理及多相濾波方式對帶限信號直接中頻采樣能夠準確可靠地將一定帶寬范圍內的基帶信息提取出來，而且相對傳統(tǒng)的模擬相干檢波能夠獲得較高的鏡頻抑制比，利用FPGA單片資源便可實現單通道甚至多通道的數字相干檢波的功能，簡化了系統(tǒng)設計，而且在技術指標上又可有效地克服正交通道不一致的問題，具有較高的工程應用價值。