SDH中E1接口數(shù)字分接復(fù)用器的VHDL設(shè)計及FPGA實現(xiàn)

摘要：介紹了SDH系統(tǒng)中的接口電路――數(shù)字分接復(fù)用器的VHDL設(shè)計及FPGA實現(xiàn)。該分接復(fù)用器電路用純數(shù)字同步方式實現(xiàn)，可完成SDH系統(tǒng)接口電路中7路（可擴展為N路）E1數(shù)據(jù)流的分接和復(fù)用。該設(shè)計顯示了用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖作為輸入法的新型電路設(shè)計方法的優(yōu)越性。

關(guān)鍵詞：分接復(fù)用器 狀態(tài)轉(zhuǎn)移圖 VHDL FPGA

為擴大數(shù)字通信系統(tǒng)的傳輸容量，信道上的信號都是在發(fā)送端分接，在接收端復(fù)接。在通信接口電路中能完成這一功能的電路就叫作分接復(fù)用器。

該分接復(fù)用器提供了標(biāo)準(zhǔn)的E1接口可供SDH系統(tǒng)方便使用。在點到點通信時，采用該分接復(fù)用器可以使系統(tǒng)速率提高到N（N為1、2、3等）倍E1速率以上。當(dāng)用戶需求速率超過E1速率但又達不到34.368Mbps的VC-3速率時，一個好的方法就是采用E1分接復(fù)用器接口電路。比如以太網(wǎng)通信需要10Mbps的速率時，采用該分接復(fù)用器，取N=7就可實現(xiàn)通信要求。

針對目前國內(nèi)SDH系統(tǒng)中還沒有一個專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計的新型設(shè)計方法及其FPGA實現(xiàn)。并給出了用Xilinx Foundation tools EDA軟件設(shè)計的電路仿真波形及Spartan XCS30XL完成FPGA實現(xiàn)的結(jié)果。

1 數(shù)字分接復(fù)用器結(jié)構(gòu)原理

本數(shù)字分接復(fù)用器的功能是：在發(fā)送端把12Mbps經(jīng)過編碼的有幀結(jié)構(gòu)的Ethernet(以太網(wǎng))碼流分接為7路標(biāo)準(zhǔn)E1接口速率數(shù)據(jù)流，SDH設(shè)備再把這7路數(shù)據(jù)映射到155Mbps的速率去通過光纖傳輸?shù)较乱粋€SDH設(shè)備；在接收端由SDH設(shè)備從155Mbps的數(shù)據(jù)流中取出7路標(biāo)準(zhǔn)E1速率數(shù)據(jù)正確恢復(fù)為原來的12Mbps的Ethernet(以太網(wǎng))碼流。

發(fā)送端12Mbps有幀結(jié)構(gòu)數(shù)據(jù)幀間由全1空閑碼填充。從數(shù)字分接復(fù)用器發(fā)送輸出的7路E1數(shù)據(jù)由于傳輸處理過程中路中不同，必然會造成7路E1數(shù)據(jù)在傳輸過中的各路時延不一致，這就使得各路數(shù)據(jù)不同步。在設(shè)計中如何在接收端使得7路E1數(shù)據(jù)同步，從而正確恢復(fù)原發(fā)送端12Mbps數(shù)據(jù)就成了一個難題。針對這一問題制定出了如下的解決方案。

1.1 數(shù)字分接器原理框圖及說明

如圖1所示，把數(shù)字分接器從總體上劃分為：時鐘產(chǎn)生、幀頭/幀尾檢測、串并變換、固定插零、FIFO插入SYNC五個模塊。

在發(fā)送端，分接器的時鐘產(chǎn)生電路把14Mbps系統(tǒng)時鐘XCLK轉(zhuǎn)變?yōu)?2Mbps時鐘，用這一時鐘對端口來的12Mbps成幀數(shù)據(jù)DATAIM做幀頭（1100010001）/幀尾（1000000001）檢測，檢測出幀頭后再做串/并變換操作，這樣就初步完成了分接器的功能。但是，為了使數(shù)字復(fù)接器能正確復(fù)接就需要在分接器輸出的7路數(shù)據(jù)中分別插入同步頭SYNC（0111111110）。為了使數(shù)據(jù)和插入的SYNC區(qū)別開來，須要在7路數(shù)據(jù)中每隔7bit就固定地插入“0”。這樣，就保證了插入的SYNC不會與正常的掌握相混淆，從而也使得分接出的7路數(shù)據(jù)變?yōu)闃?biāo)準(zhǔn)的E1數(shù)據(jù)。

1.2 數(shù)字復(fù)接器原理框圖及說明