基于FPGA的CCD驅(qū)動(dòng)設(shè)計(jì)

感光階段即A的上升沿階段，主要實(shí)現(xiàn)3個(gè)功能：感光陣列的電荷積累，幀存儲(chǔ)區(qū)到轉(zhuǎn)移寄存器的電荷轉(zhuǎn)移以及轉(zhuǎn)移寄存器向輸出放大器的電荷輸出(即行轉(zhuǎn)移)；轉(zhuǎn)移階段即A的下降沿階段，主要完成感光陣列所積累的電荷向幀存儲(chǔ)區(qū)的轉(zhuǎn)移(即幀轉(zhuǎn)移)，同時(shí)清空幀存儲(chǔ)區(qū)的無效電荷。其具體的工作過程分析如下：
在感光階段即A的上升沿階段，P1，P2，P3，P4保持不變，感光陣列和幀存儲(chǔ)區(qū)之間為阻斷態(tài)，兩者之間不會(huì)發(fā)生電荷轉(zhuǎn)移現(xiàn)象。但感光陣列接受外界光源照射會(huì)積累電荷，在電荷積累的同時(shí)，在讀出寄存器時(shí)鐘L1，2的控制下，會(huì)首先讀出一行電荷。當(dāng)讀完第1行信號(hào)之后，會(huì)進(jìn)行1次行轉(zhuǎn)移。在寄存器時(shí)鐘的控制下，寄存器時(shí)鐘M1中的信號(hào)會(huì)轉(zhuǎn)移給寄存器M2，然后再次轉(zhuǎn)移到寄存器M3，M4。行轉(zhuǎn)移時(shí)，讀出寄存器時(shí)鐘L1，L2不變，無像元信號(hào)輸出。在行轉(zhuǎn)移結(jié)束之后，進(jìn)行第2行電荷的讀出；每讀出1行信號(hào)，進(jìn)行1次行轉(zhuǎn)移，如圖3所示，如此循環(huán)1056次則感光階段完成。轉(zhuǎn)移階段即為門控時(shí)鐘A的下降沿階段，如圖4所示。幀轉(zhuǎn)移控制信號(hào)P1，P2，P3，P4與行轉(zhuǎn)移控制信號(hào)M1，M2，M3，M4相同，且一直有效。讀出寄存器時(shí)鐘L1，L2無效，不輸出數(shù)據(jù)。在幀轉(zhuǎn)移結(jié)束之后，進(jìn)入感光階段，存儲(chǔ)區(qū)首先進(jìn)行1次行轉(zhuǎn)移，開始信號(hào)的輸出，同時(shí)感光區(qū)像元進(jìn)入電荷積累。這樣就構(gòu)成了TH7888A工作的1個(gè)周期。
主時(shí)鐘脈沖周期定為50 ns，然后主時(shí)鐘通過4分頻產(chǎn)生L和R。L作為基礎(chǔ)波形會(huì)在以后產(chǎn)生和控制L1，L2和M類波形時(shí)使用，L的占空比為2：2，R的占空比為3：1。給L建一個(gè)循環(huán)記數(shù)器CL，它的范圍為0～1 065，在感光階段即A的上升沿階段當(dāng)CL小于1057的時(shí)候L1=L其余階段L1為低電平，L1取反為L(zhǎng)2；當(dāng)1057CL1063時(shí)M1為高電平，其余階段為低電平；當(dāng)l059CL1065時(shí)M2為高電平其余部分為低電平；同理可產(chǎn)生M3，M4。以上就完成了圖4所示波形的分析，然后用VHDL語言描述出來即可。接下面對(duì)圖3所示波形進(jìn)行設(shè)計(jì)。由圖可知圖3波形前半部分是由圖4波形重復(fù)1056次組成的，所以需給M2也建立一個(gè)循環(huán)計(jì)數(shù)器記為CM，CM記數(shù)范圍為0～2111。當(dāng)M2上升沿來時(shí)CM加1，若CM1056則為感光階段即A=1，若1056CM2011則為轉(zhuǎn)移階段即A=0。在轉(zhuǎn)移階段Ri=Mi，通過對(duì)clk進(jìn)行8分頻設(shè)計(jì)可產(chǎn)生不同占空比的P類信號(hào)，一個(gè)周期的P類信號(hào)重復(fù)l056次后轉(zhuǎn)移階段完成，重新進(jìn)入感光階段進(jìn)行下一幀的處理。這樣CCD的1個(gè)工作周期就完成了。