基于CPLD的數(shù)據(jù)采集與顯示接口電路仿真設(shè)計(jì)

CPLD使用EPM7128時(shí)鐘為16 MHz有源晶振，首先使用CLK對(duì)復(fù)位信號(hào)采樣，8051的復(fù)位信號(hào)要求是高電平維持2個(gè)機(jī)器周期，2個(gè)機(jī)器周期就是2×12=24個(gè)振蕩周期，對(duì)復(fù)位信號(hào)連續(xù)采樣10次，若是一直為高電平，就產(chǎn)生片內(nèi)復(fù)位使能信號(hào)。其他片內(nèi)寄存器以這個(gè)復(fù)位信號(hào)做同步復(fù)位，對(duì)WR．RD，ALE都做了采樣，避免毛刺干擾。
1．3 AD0809與CPLD／FPGA狀態(tài)機(jī)接口設(shè)計(jì)
1．3．1 AD0809狀態(tài)機(jī)功能設(shè)計(jì)
狀態(tài)機(jī)的最簡(jiǎn)結(jié)構(gòu)一般由兩個(gè)進(jìn)程構(gòu)成，即主控時(shí)序進(jìn)程和主控組合進(jìn)程。一個(gè)進(jìn)程描述時(shí)序邏輯輸出，另一個(gè)進(jìn)程描述組合邏輯包括進(jìn)程問狀態(tài)值的傳遞邏輯以及狀態(tài)轉(zhuǎn)換值的輸出。將AD0809與CPLD／FPGA的接口設(shè)計(jì)系統(tǒng)劃分為兩部分，即數(shù)據(jù)單元和控制單元。數(shù)據(jù)單元包括保存運(yùn)算數(shù)據(jù)和運(yùn)算結(jié)果的數(shù)據(jù)寄存器，也包括完成數(shù)據(jù)運(yùn)算的組合邏輯電路?？刂茊卧脕懋a(chǎn)生信號(hào)序列，以決定何時(shí)進(jìn)行何種數(shù)據(jù)運(yùn)算，控制單元要從數(shù)據(jù)單元得到條件信號(hào)，以決定繼續(xù)進(jìn)行那些數(shù)據(jù)運(yùn)算。數(shù)據(jù)單元要產(chǎn)生輸出信號(hào)、數(shù)據(jù)運(yùn)算狀態(tài)等有用信號(hào)。數(shù)據(jù)單元和控制單元中，有兩個(gè)非常重要的信號(hào)，即復(fù)位信號(hào)和時(shí)鐘信號(hào)。復(fù)位信號(hào)保證了系統(tǒng)初始狀態(tài)的確定性，時(shí)鐘信號(hào)則是時(shí)序系統(tǒng)工作的必要條件。狀態(tài)機(jī)通常在復(fù)位信號(hào)到來的時(shí)候恢復(fù)到初始狀態(tài)，每個(gè)時(shí)鐘到來的時(shí)候內(nèi)部狀態(tài)發(fā)生變化。從AD0809的初始狀態(tài)開始，也就是狀態(tài)機(jī)復(fù)位以后開始的狀態(tài)。在建立每個(gè)狀態(tài)時(shí)都寫出關(guān)于這個(gè)狀態(tài)的文字功能描述，AD0809狀態(tài)機(jī)功能描述與相應(yīng)引腳的取值如下：

1. 3．2 ADC0809狀態(tài)機(jī)程序設(shè)計(jì)
ADC0809為單極性輸入，8位轉(zhuǎn)換精度逐次逼進(jìn)式A／D轉(zhuǎn)換器。其采樣速度為每次轉(zhuǎn)換約100μs。在轉(zhuǎn)換開始前由地址鎖存允許信號(hào)ALE將3位地址鎖入鎖存器中以確定轉(zhuǎn)換信號(hào)通道。EOC為轉(zhuǎn)換結(jié)束狀態(tài)信號(hào)，由低電平轉(zhuǎn)為高電平時(shí)指示轉(zhuǎn)換結(jié)束，此時(shí)可讀人轉(zhuǎn)換好的8位數(shù)據(jù)。EOC在低電平時(shí)指示正在進(jìn)行轉(zhuǎn)換。START為轉(zhuǎn)換啟動(dòng)信號(hào)，上升沿啟動(dòng)。OE為數(shù)據(jù)輸出允許高電平有效。CLK為ADC轉(zhuǎn)換時(shí)鐘輸入端口500 kHz左右。為了達(dá)到A／D器件的最高轉(zhuǎn)換速度，A／D轉(zhuǎn)換控制器必須包含監(jiān)測(cè)EOC信號(hào)的邏輯，一旦EOC從低電平變?yōu)楦唠娖郊纯蓪E置為高電平，然后傳送或顯示已轉(zhuǎn)換好的數(shù)據(jù)[DO．．D7]。狀態(tài)機(jī)由三個(gè)進(jìn)程組成ADC，AD_STATE和DATA_LOCK。ADC是此狀態(tài)機(jī)的主控組合邏輯進(jìn)程，確定狀態(tài)的轉(zhuǎn)換方式和反饋控制信號(hào)的輸出工作過程中首先監(jiān)測(cè)系統(tǒng)復(fù)位信號(hào)RST，當(dāng)其為高電平時(shí)使此進(jìn)程復(fù)位至初始態(tài)ST0。啟動(dòng)A／D轉(zhuǎn)換信號(hào)START在狀態(tài)ST3搜索轉(zhuǎn)換狀態(tài)信號(hào)EOC由0變1時(shí)即在狀態(tài)ST4開啟輸出。使能信號(hào)OE在下一狀態(tài)使LOCK產(chǎn)生一個(gè)上跳沿從而在此時(shí)啟動(dòng)進(jìn)程DATA_LOCK將由0809轉(zhuǎn)換好的8位數(shù)據(jù)鎖進(jìn)鎖存器ADC_DATA。根據(jù)時(shí)序電路圖通過狀態(tài)機(jī)設(shè)計(jì)程序完成與CPLD／FPGA芯片的連接。圖3為狀態(tài)機(jī)程序仿真結(jié)果。

1．4 BCD碼轉(zhuǎn)換與顯示電路設(shè)計(jì)
當(dāng)ADC0809的基準(zhǔn)電壓(Vref)為5．12V時(shí)，最小電壓準(zhǔn)位是5．12／28=O．2V。分析模擬輸入電壓與輸出電壓的對(duì)應(yīng)關(guān)系可知，當(dāng)ADC0809的D[7．．0]收到的數(shù)據(jù)信號(hào)為10000110(即86H)時(shí)，則高4位1000為2．56V，而低4位0110為O．12V，所以最后的電壓輸出結(jié)果是2．68V。為了方便后續(xù)的電壓數(shù)據(jù)顯示，在此將輸出電壓表示成12位的BCD碼形式。將高4位數(shù)據(jù)D(7．．4)轉(zhuǎn)換為對(duì)應(yīng)的高12位BCD碼H(11．．0)；將低4位數(shù)據(jù)D(3．．0)轉(zhuǎn)換為對(duì)應(yīng)的低12位BCD碼L(11．．O)。在程序中首先用VHDL語(yǔ)言描述一個(gè)新的進(jìn)程Process(regl)，然后采用case…when …語(yǔ)句，生成并行結(jié)構(gòu)的電路。