基于FPGA的作戰(zhàn)系統(tǒng)時(shí)統(tǒng)設(shè)計(jì)

4 時(shí)間精度
外部授時(shí)信號(hào)大多為1秒周期的秒脈沖信號(hào)，這時(shí)系統(tǒng)獲得的時(shí)間只能精確到秒。在需要獲得精確度更高的時(shí)間信息時(shí)，可利用FPGA中的計(jì)數(shù)器等來實(shí)現(xiàn)設(shè)計(jì)。見下面所示：

其中clk(時(shí)鐘)、clk_20μs(20μs周期時(shí)鐘)、rst(復(fù)位)、int(外部信號(hào))、cs(鎖存當(dāng)前計(jì)數(shù)值)為輸入信號(hào)。count_out為輸出的16位二進(jìn)制計(jì)數(shù)值(eount out[15．．0])。本功能能夠給出20μs精度的計(jì)數(shù)，在秒脈沖到來時(shí)(上升沿)產(chǎn)生中斷，同時(shí)啟動(dòng)計(jì)數(shù)器，為20μs一次的計(jì)數(shù)，最大計(jì)數(shù)值為50000。計(jì)數(shù)值存入寄存器，可隨時(shí)讀取當(dāng)前計(jì)數(shù)值，得出計(jì)數(shù)值后可換算成ms等其它值。其仿真結(jié)果如圖5所示。

5 結(jié)束語
利用FPGA完成了作戰(zhàn)系統(tǒng)對(duì)時(shí)統(tǒng)模塊功能要求的設(shè)計(jì)，經(jīng)在工程項(xiàng)目中使用驗(yàn)證，其功能完全滿足要求。設(shè)計(jì)中使用的FPGA(EPM7256SRl208一lO)是一種高性能的CMOS EEPROM器件，通過4個(gè)引腳的JTAG接口能夠進(jìn)行在線編程，在開發(fā)過程中實(shí)現(xiàn)了快速有效的重復(fù)編程。借助其可重復(fù)編程使用的靈活性，通過改寫FPGA內(nèi)部邏輯來實(shí)現(xiàn)不同的功能需求，避免了硬件的重復(fù)設(shè)計(jì)，縮短了設(shè)計(jì)周期，適應(yīng)了發(fā)展的需要。