基于對EPCS在線編程的FPGA可重構(gòu)方法

0 引言
可重構(gòu)體系結(jié)構(gòu)已經(jīng)成為FPGA系統(tǒng)開發(fā)的研究熱點，并已有許多令人矚目的研究成果及產(chǎn)品應用。FPGA可重構(gòu)的應用為用戶提供了方便的系統(tǒng)升級模式，同時也實現(xiàn)了基于相同硬件系統(tǒng)的不同工作模式功能。在當今快速發(fā)展的市場環(huán)境條件下，產(chǎn)品是否便于現(xiàn)場升級，是否便于靈活使用無疑是產(chǎn)品能否進入市場的關(guān)鍵因素，FPGA的可重構(gòu)設(shè)計顯得尤為重要。
目前，很多可重構(gòu)的設(shè)計方式都采用單片機、CPLD等器件直接對FPGA器件進行編程配置，從而實現(xiàn)系統(tǒng)工作模式的可重構(gòu)。本設(shè)計則通過開發(fā)CPLD先對FPGA的配置芯片EPCS進行編程配置，然后再由FPGA從EPCS配置芯片下載配置程序來實現(xiàn)可重構(gòu)，并通過用戶界面的簡單操作來完成FPGA的工作方式重構(gòu)，這種可重構(gòu)方式結(jié)構(gòu)簡單，配置靈活，用戶操作更加方便。本文首先介紹了FPGA常用的配置方式，然后詳細闡述了基于對EPCS配置芯片在線編程的可重構(gòu)設(shè)計方案。

1 FPGA的常用配置方式
FPGA器件有三類常用的配置下載方式。其中主動配置方式(AS)是由FPGA器件引導配置操作過程。它控制著外部存儲器和初始化過程，可使用Altera串行配置器件來完成。期間FPGA器件處于主動地位，配置器件處于從屬地位。配置數(shù)據(jù)通過DATA0引腳送入FPGA。配置數(shù)據(jù)被同步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。
被動配置方式(PS)則是由外部計算機或控制器控制配置過程。在PS配置期間，配置數(shù)據(jù)從外部儲存部件通過DATA0引腳送入FPGA。配置數(shù)據(jù)在DCLK上升沿鎖存，1個時鐘周期傳送1位數(shù)據(jù)。
JTAG配置方式中的JTAG接口是一個業(yè)界標準，主要用于芯片測試等功能，它使用IEEE Std1149．1聯(lián)合邊界掃描接口引腳，支持JAM STAPL標準，可以使用Altera下載電纜或主控器來完成。FPGA在正常工作時，它的配置數(shù)據(jù)存儲在SRAM中，關(guān)電后數(shù)據(jù)會消失，再次加電時必須重新下載配置程序。實驗中通常用計算機或控制器進行調(diào)試，因此，可以使用PS。而在實用系統(tǒng)中，多數(shù)情況下必須由FPGA主動引導配置操作過程，這時，F(xiàn)PGA將主動從外圍專用存儲芯片中獲得配置數(shù)據(jù)，而此芯片中的FPGA配置信息則用普通編程器將設(shè)計所得的pof格式文件燒錄進去。
在做FPGA實驗板時，通常采用AS+JTAG方式，這樣可以用JTAG方式進行調(diào)試，而最后程序已經(jīng)調(diào)試無誤后，再用AS模式把程序燒到配置芯片中，這樣操作有一個明顯的優(yōu)點，就是在AS模式不能下載的時候，可以利用Quartus自帶的工具生成JTAG模式下可以利用的文件來驗證配置芯片是否工作正常。

2 對EPCS在線編程的FPGA可重構(gòu)配置
2．1 FPGA可重構(gòu)簡介
可重構(gòu)體系結(jié)構(gòu)指能夠利用可重用的硬件資源，根據(jù)不同的應用要求，靈活改變自身的體系結(jié)構(gòu)，以便為每個特定的應用需求提供與之相匹配的體系結(jié)構(gòu)?？芍貥?gòu)電路的設(shè)計可利用FPGA的可重配置特性。所謂可重配置，就是基于SRAM的FPGA在掉電后配置數(shù)據(jù)會自動丟失，再次上電后必須重新配置FPGA，F(xiàn)PGA才能正常工作。這樣可以利用有限的硬件資源完成多種邏輯功能，這就是采用基于SRAM工藝的FPGA的可重構(gòu)系統(tǒng)的可重構(gòu)電路設(shè)計原理。
設(shè)計時，可以通過開發(fā)單片機或CPLD器件來控制FPGA配置不同的邏輯功能以實現(xiàn)重構(gòu)系統(tǒng)。FPGA有一個專用的配置引腳nCONFIG，在FPGA正常工作過程中，如果此引腳上加一個低電平脈沖，那么，當FPGA檢測到其上升沿后，F(xiàn)PAG將自動清除其內(nèi)部的配置存儲器，并進行重新配置，這樣，F(xiàn)PGA才能工作。利用這一特性，設(shè)計時便可通過用戶界面操作在FPGA的nCONFIG引腳上加一個低電平脈沖，隨后發(fā)送數(shù)據(jù)，從而完成對FPGA的重新配置。
本設(shè)計是通過DSP處理器來接收PC主機的FPGA配置數(shù)據(jù)流，并開發(fā)CPLD器件以實現(xiàn)控制邏輯，最終把所需的FPGA配置數(shù)據(jù)流存儲到支持AS配置模式的EPCS配置芯片中，并實現(xiàn)FPGA配置數(shù)據(jù)流的更新，從而達到FPGA的重新配置，實現(xiàn)整個系統(tǒng)的可重構(gòu)。其可重構(gòu)電路由DSP與CPLD串行通訊電路、CPLD讀寫EPCS配置芯片電路和EPCS配置FPGA電路組成。
2．2 EPCS配置器件
FPGA的串行配置芯片主要包括EPCS1，EPCS4，EPCS16，EPCS64，EPCS128等。它們的主要區(qū)別是容量不同，分別為1 M，4 M，16 M，64 M，128 M Bits的容量，可配置的FPGA器件也有所不同，用戶可根據(jù)不同需求來選擇。EPCS配置芯片的擦除或編程次數(shù)可以達到十萬次左右，一般情況下足以滿足用戶需求。EPCS器件電平的選擇包括3．3 V、2．5 V、1．8 V、1．5 V，主要可參考對應的FPGA所用I／O bank的VCCIO引腳電平的選擇。