基于FPGA嵌入式的多比特自相關(guān)器設(shè)計(jì)

作者：時(shí)間：2009-11-11 來(lái)源：網(wǎng)絡(luò)

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引言
確定性信號(hào)的不同時(shí)刻取值一般都具有較強(qiáng)的相關(guān)性；而干擾噪聲的隨機(jī)性較強(qiáng)，其不同時(shí)刻取值的相關(guān)性較差，利用這一差異可以把確定性信號(hào)和干擾噪聲區(qū)分開(kāi)來(lái)。對(duì)于疊加了噪聲的信號(hào)x(t)，當(dāng)其自相關(guān)函數(shù)Rx(τ)的延時(shí)τ較大時(shí)，隨機(jī)噪聲對(duì)Rx(τ)的貢獻(xiàn)很小，這時(shí)的Rx(τ)主要表現(xiàn)x(t)中包含的確定性信號(hào)的特征，例如直流分量，周期性分量的幅度和頻率等。而對(duì)于非周期性的隨機(jī)噪聲，當(dāng)延時(shí)τ較大時(shí)，噪聲項(xiàng)的自相關(guān)函數(shù)趨向于零，這就從噪聲中把有用信號(hào)提取出來(lái)了。
利用FPGA強(qiáng)大的并行運(yùn)算功能和其內(nèi)核中豐富的存儲(chǔ)器資源，很容易實(shí)現(xiàn)一些在分立元器件中難以實(shí)現(xiàn)的功能，例如高速的并行乘積運(yùn)算，向存儲(chǔ)器儲(chǔ)存和調(diào)用數(shù)據(jù)等。利用這個(gè)優(yōu)勢(shì)可以將一些本來(lái)復(fù)雜的運(yùn)算和數(shù)字邏輯大大的簡(jiǎn)化在一塊芯片之中。
SoC(System on Chip)是20世紀(jì)90年代提出的概念，它是將多個(gè)功能模塊集成在一塊硅片上，提高芯片的集成度并減少了外設(shè)芯片的數(shù)量和相互之間在PCB上的連接，同時(shí)系統(tǒng)性能和功能都有很大的提高。隨著FPGA芯片工藝的不斷發(fā)展，設(shè)計(jì)人員在FPGA中嵌入軟核處理器成為可能，Altera和Xilinx公司相繼推出了SoPC(System on a Programmable Chip)的解決方案，它是指在FPGA內(nèi)部嵌入包括CPU在內(nèi)的各種IP組成一個(gè)完整的系統(tǒng)，在單片F(xiàn)PGA中實(shí)現(xiàn)一個(gè)完整得系統(tǒng)功能。
與SoC相比，SoPC具有更高的靈活性，F(xiàn)PGA的可編程特性使之可以根據(jù)需要任意定制SoPC系統(tǒng)；與ASIC相比，SoPC具有設(shè)計(jì)周期短，設(shè)計(jì)成本低的優(yōu)勢(shì)同時(shí)開(kāi)發(fā)難度也大大降低。

1 相關(guān)算法的分析及系統(tǒng)總體設(shè)計(jì)
1．1 相關(guān)算法
隨機(jī)信號(hào)x(t)的自相關(guān)函數(shù)Rx(t1，t2)是其在時(shí)域特性的平均度量，它反應(yīng)同一隨機(jī)噪聲x(t)在不同時(shí)刻t1和t2取值的相關(guān)程度，其定義為：

對(duì)于各態(tài)遍歷的平穩(wěn)隨機(jī)噪聲，其統(tǒng)計(jì)特征量與時(shí)間起點(diǎn)無(wú)關(guān)。令t1=t，t2=t-τ，則Rx(t1，tz)=Rx(t，t-r)，簡(jiǎn)記為Rx(τ)：

在連續(xù)域中自相關(guān)函數(shù)可以用積分表示為：

在離散域中自相關(guān)函數(shù)的表現(xiàn)為數(shù)字累加和，即：

式中：N為累加平均的次數(shù)；k為延時(shí)序號(hào)。因?yàn)樵贔PGA等數(shù)字器件中自相關(guān)計(jì)算都是建立在數(shù)字離散域基礎(chǔ)上的。其中x(n)與x(n-k)時(shí)間的相隔即式(2)中τ的值為采樣時(shí)間間隔△t乘以延時(shí)數(shù)k，τ=△tk，在數(shù)字離散處理系統(tǒng)中τ的取值只能為△t的整數(shù)倍。根據(jù)數(shù)字相關(guān)量化噪聲導(dǎo)致的SNR的退化比的定義：
D=模擬相關(guān)的SNR／數(shù)字相關(guān)的SNR (5)
數(shù)字相關(guān)的SNR=6．02n+1．76(dB)，
n=A／D轉(zhuǎn)換器的量化位數(shù) (6)
從上式可見(jiàn)，在保持模擬相關(guān)的SNR參數(shù)不變的情況下，有效地提高A／D轉(zhuǎn)換器的量化位數(shù)可以很好地減小SNR的退化比。
該設(shè)計(jì)的基本算法思想是：首先將A／D(Analogeto Digital)轉(zhuǎn)化得到的數(shù)字信號(hào)通過(guò)“乒乓”RAM進(jìn)行緩沖，然后將數(shù)據(jù)送人乘法器中進(jìn)行乘法運(yùn)算，計(jì)算得到x(n)與x(n-k)的乘積，將N次乘積送入累加器相加得到以后，乘以1／N或者除以N即可得到式(4)。其具體流程圖如圖1所示。