FPGA異步FIFO設計中的問題與解決辦法
加入技術交流群
本系統(tǒng)采用QuartusIl8．1對系統(tǒng)進行仿真，由于系統(tǒng)深度較大，所以設定仿真時間為100 μs。系統(tǒng)剛上電時，雙端口RAM中暫時沒有數(shù)據(jù)，此時系統(tǒng)處于讀空狀態(tài)，empty變?yōu)楦唠娖?，full保持低電平，如圖3所示。隨著RAM中數(shù)據(jù)的不斷寫入，系統(tǒng)進入寫滿狀態(tài)，此時full變?yōu)楦唠娖剑鴈mpty變?yōu)榈碗娖?，如圖4所示。本文引用地址：http://www.butianyuan.cn/article/191924.htm
結 語
本文根據(jù)異步FIFO設計的難點和要點，提出了具體的解決方案。在空／滿標志位產生條件的判斷上提出了“檢測+計數(shù)器”的新思路，使系統(tǒng)設計方便實用，并采用格雷碼方式降低了亞穩(wěn)態(tài)出現(xiàn)的概率。通過驗證，這種方法在有效判斷空／滿標志位方面有很大的優(yōu)勢。
評論