一種高檔FPGA可重構(gòu)配置方法

基于軟件無(wú)線電的某機(jī)載多模式導(dǎo)航接收機(jī)能較好地解決導(dǎo)航體制不兼容對(duì)飛行保障區(qū)域的限制，但由于各體制信號(hào)差異較大，各自實(shí)現(xiàn)其硬件將相當(dāng)龐大，若對(duì)本系統(tǒng)中數(shù)字信號(hào)處理的核心 FPGA芯片使用可重構(gòu)的配置方法，將導(dǎo)航接收機(jī)的多種模式以時(shí)分復(fù)用的方式得以實(shí)現(xiàn)，可以重復(fù)利用 FPGA的硬件資源，達(dá)到了縮小體積，減小功耗，增加靈活性和降低系統(tǒng)硬件復(fù)雜程度等目的。本系統(tǒng)中的核心器件是新一代高檔 FPGA，適合于計(jì)算量大的數(shù)字信號(hào)處理，包含實(shí)現(xiàn)數(shù)字信號(hào)處理的 DSP塊、數(shù)字鎖相環(huán)、硬件乘法器以及各種接口等多項(xiàng)技術(shù)，支持遠(yuǎn)程更新，但其配置數(shù)據(jù)大，實(shí)現(xiàn)較為復(fù)雜。采用 CPLD+FLASH方案，有效的解決了這一問(wèn)題。
1 FPGA及其可重構(gòu)技術(shù)簡(jiǎn)介
現(xiàn)代高速度 FPGA運(yùn)行時(shí)需將其配置數(shù)據(jù)加載到內(nèi)部 SDRAM中，改變 SDRAM里面的數(shù)據(jù)，可使 FPGA實(shí)現(xiàn)不同的功能，即所謂的可重構(gòu)技術(shù)?？芍貥?gòu)技術(shù)包括靜態(tài)系統(tǒng)重構(gòu)和動(dòng)態(tài)系統(tǒng)重構(gòu)[1]。在 FPGA處于工作狀態(tài)時(shí)對(duì)其部分配置數(shù)據(jù)進(jìn)行更改稱為動(dòng)態(tài)配置，否則稱為靜態(tài)配置。由于本系統(tǒng)在工作時(shí)需要改變整個(gè) FPGA功能，所以采用靜態(tài)配置。這種配置是完全的，它對(duì)整個(gè) FPGA的功能、參數(shù)完全更改，而且其引腳功能也被更改。
系統(tǒng)的關(guān)鍵部件為一片高檔密度 FPGA EP2S30，其要求的一次配置數(shù)據(jù)達(dá)1.205MBytes，故其配置采用“Flash存儲(chǔ)器＋CPLD主控器”的方案。
EP2S30支持5種配置方案，即AS(Active Serial)模式、PS(PassiveSerial)模式、FPP(FastPassive Parallel)模式、PPA(Passive parallel Asynchronous)模式和JTAG配置模式等。為縮短配置時(shí)間，本系統(tǒng)采用FPP模式，配置數(shù)據(jù)不壓縮，使各配置數(shù)據(jù)長(zhǎng)度一致，以便于分配Flash存儲(chǔ)空間，且只需要同數(shù)據(jù)率相同的時(shí)鐘信號(hào)［2］。
2 可重構(gòu)系統(tǒng)硬件設(shè)計(jì)
2.1 芯片介紹
2.1.1 FPGA芯片
采用 Altera公司 StratixⅡ系列 FPGA，具有多達(dá) 33880個(gè)等價(jià)邏輯單元 (LE)和 13552個(gè)自適應(yīng)邏輯單元(ALM)，支持可編程片上系統(tǒng) (SOPC)，有多達(dá) 1369Kbits片上 RAM，支持 NIOS嵌入式處理器，片上有多達(dá) 16個(gè) DSP塊和 64個(gè) 18位×18位硬件乘法器以及 6個(gè) PLL模塊，支持遠(yuǎn)程更新。其片內(nèi)資源完全可以實(shí)現(xiàn)系統(tǒng)所需的數(shù)字下變頻(DDC)、幅度調(diào)制與解調(diào)、方位和距離脈沖形成以及控制信號(hào)的產(chǎn)生等。但其配置數(shù)據(jù)達(dá) 1.205MBytes，要完成多模式可重構(gòu)配置，其配置數(shù)據(jù)存儲(chǔ)器必須有足夠大的空間。
2.1.2 Flash芯片
為實(shí)現(xiàn)快速配置，綜合存儲(chǔ)容量、工作電壓以及等各方面的要求，F(xiàn)lash芯片選用 AMD公司 AM29LV065，其為 8M×8bits Flash存儲(chǔ)器，內(nèi)部被分為 128個(gè) 64Kbytes扇區(qū)，可以存儲(chǔ) 6套配置方案數(shù)據(jù)。支持 3.3V電壓讀寫(xiě)和擦除，支持扇區(qū)擦除和整片擦除，這一特性有利于實(shí)現(xiàn)某一配置數(shù)據(jù)單獨(dú)更改。地址不變時(shí)能自動(dòng)進(jìn)入休眠狀態(tài)，將數(shù)據(jù)鎖存，從而減小功耗。
2.1.3 控制芯片
控制芯片采用 Altera公司 MAX7000AE系列 CPLD EPM7064A，其具有 ISP功能，為 3.3V內(nèi)核，IO口靈活方便，避免了采用單片機(jī)作為控制芯片時(shí) IO口不夠用的問(wèn)題。
2.2 硬件連接
配置系統(tǒng)硬件連接如圖 1所示。
配置系統(tǒng)中配置主控制器 EPM7064A是整個(gè)配置系統(tǒng)的核心，它在數(shù)據(jù)加載過(guò)程中與 PC機(jī)通訊，產(chǎn)生 Flash命令控制字并將配置數(shù)據(jù)寫(xiě)入 Flash存儲(chǔ)器，同時(shí)對(duì) Flash存儲(chǔ)空間進(jìn)行自動(dòng)分配；在配置過(guò)程中根據(jù)系統(tǒng)的配置模式控制信號(hào)將 Flash中的數(shù)據(jù)讀出并配置到 FPGA中，同時(shí)完成 FPGA配置所需的時(shí)序，并檢測(cè) FPGA的狀態(tài)，若配置成功進(jìn)入休眠狀態(tài)以節(jié)省功耗，若配置不成功將對(duì) FPGA進(jìn)行復(fù)位并重新配置。